n work caxi4interconnect_DWC_DownConv_readWidthConv_64s_64s_41s_512s_32s_4s_1s_0_1s verilog;
av .compile_point_summary_status "Mapped";
av .compile_point_summary_reason "No database";
av .compile_point_update_model 0;
av .compile_point_fast_synthesis "No";
av .compile_point_cputime_used 27.7188;
av .compile_point_starttime_stamp "Mon Nov 21 15:26:53 2022";
av .compile_point_endtime_stamp "Mon Nov 21 15:27:20 2022";
av .compile_point_realtime_used 27.407;
