## PHY_16_DDR3_NO_ECC_BL8_INTER

ddrc_dyn_soft_reset_CR          0x00 ;
ddrc_dyn_refresh_1_CR           0x27DE ;
ddrc_dyn_refresh_2_CR           0x030F ;
ddrc_dyn_powerdown_CR           0x02 ;
ddrc_dyn_debug_CR               0x00 ;
ddrc_ecc_data_mask_CR           0x0000 ;
ddrc_addr_map_col_1_CR          0x3333 ;
ddrc_addr_map_col_3_CR          0x3300 ;
ddrc_init_1_CR                  0x0001 ;
ddrc_cke_rstn_cycles_CR1        0x0100 ;
ddrc_cke_rstn_cycles_CR2        0x0008 ;
ddrc_init_emr2_CR               0x0000 ;
ddrc_init_emr3_CR               0x0000 ;
ddrc_dram_bank_act_timing_CR    0x1947;
ddrc_odt_param_1_CR             0x0010 ;
ddrc_odt_param_2_CR             0x0000 ;
ddrc_debug_CR                   0x3300 ;
ddrc_mode_reg_rd_wr_CR          0x0000 ;
ddrc_mode_reg_data_CR           0x0000 ;
ddrc_pwr_save_2_CR              0x0000 ;
ddrc_hpr_queue_param_CR1        0x80F8 ;
ddrc_hpr_queue_param_CR2        0x0007 ;
ddrc_lpr_queue_param_CR1        0x80F8 ;
ddrc_lpr_queue_param_CR2        0x0007 ;
ddrc_wr_queue_param_CR          0x0200 ;
ddrc_dfi_min_ctrlupd_timing_CR  0x0003 ;
ddrc_dfi_max_ctrlupd_timing_CR  0x0040 ;
ddrc_dfi_wr_lvl_control_CR1     0x0000 ;
ddrc_dfi_wr_lvl_control_CR2     0x0000 ;
ddrc_dfi_rd_lvl_control_CR1     0x0000 ;
ddrc_dfi_rd_lvl_control_CR2     0x0000 ;
ddrc_dfi_ctrlupd_time_interval_CR  0x0309 ;
ddrc_perf_param_3_CR            0x0000 ;
ddrc_ecc_int_clr_reg            0x0000 ;

## Changed ones
             
ddrc_mode_CR                    0x0101 ; DDR3 + PHY-16 + ECC_DISABLE
ddrc_addr_map_bank_CR           0x0999 ; PHY-16
ddrc_addr_map_col_2_CR          0xFFFF ; PHY-16
ddrc_addr_map_row_1_CR          0x8888 ; PHY-16
ddrc_addr_map_row_2_CR          0x08FF ; PHY-16
ddrc_init_emr_CR                0x0044 ;
ddrc_dram_bank_timing_param_CR  0x01B0 ;
ddrc_dram_rd_wr_latency_CR      0x0086 ;
ddrc_dram_mr_timing_param_CR    0x005C ;
ddrc_dram_ras_timing_CR         0x010F ;
ddrc_dram_rd_wr_trnarnd_time_CR 0x0178 ;
ddrc_zq_long_time_CR            0x0200 ;
ddrc_zq_short_time_CR           0x0040 ;
ddrc_zq_short_int_refresh_margin_CR1 0x0012 ;
ddrc_zq_short_int_refresh_margin_CR2 0x0002 ;
ddrc_dfi_rddata_en_CR           0x0005 ;

## Based on BL

ddrc_init_mr_CR                 0x0528 ; BL=8 + BT=Inter
ddrc_dram_rd_wr_pre_CR          0x0235 ; BL=8
ddrc_dram_t_pd_CR               0x0033 ; PD Enable
ddrc_pwr_save_1_CR              0x0506 ; PD Enable
ddrc_perf_param_1_CR            0x4000 ; BL=8
ddrc_perf_param_2_CR            0x0400 ; Inter
ddrc_axi_fabric_pri_id_CR       0x0000 ;

## PHY Registers Programming

phy_loopback_test_CR            0x0000 ; PHY_LOOP_BACK != 1'b0
phy_ctrl_slave_ratio_CR         0x0080 ;
phy_data_slice_in_use_CR        0x000F ; ECC != 1'b1
phy_dll_lock_diff_CR            0x000B ;
phy_fifo_we_slave_ratio_CR1     0x0080 ;
phy_fifo_we_slave_ratio_CR2     0x2004 ;
phy_fifo_we_slave_ratio_CR3     0x0100 ;
phy_fifo_we_slave_ratio_CR4     0x0008 ;
phy_local_odt_CR                0x0001 ;
phy_rd_dqs_slave_ratio_CR1      0x4050 ;
phy_rd_dqs_slave_ratio_CR2      0x0501 ;
phy_rd_dqs_slave_ratio_CR3      0x5014 ;
phy_wr_data_slave_ratio_CR1     0x0050 ;
phy_wr_data_slave_ratio_CR2     0x0501 ;
phy_wr_data_slave_ratio_CR3     0x5010 ;
phy_wr_rd_rl_CR                 0x0043 ;
phy_rdc_we_to_re_delay_CR       0x0003 ;
phy_use_fixed_re_CR             0x0001 ;
phy_use_rank0_delays_CR         0x0001 ;
phy_dyn_config_CR               0x0000 ;
phy_dq_offset_CR1               0x0000 ;
phy_dq_offset_CR2               0x0000 ;
phy_dyn_reset_CR                0x01 ;
ddrc_dyn_soft_reset_alias_CR    0x01 ;
