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// REVISION    : $Revision: 1.7 $                                                  
module
CoreTSE_M2S090_CORETSE_AHB_0_SIB_SYNC_PULSE
#
(
parameter
FAMILY
=
19
,
parameter
CORETSEO0O0
=
0
,
parameter
CORETSEiOl0
=
0
)
(
input
CORETSEOIl0,
input
CORETSEIIl0,
input
CORETSElIl0,
input
CORETSEoIl0,
input
CORETSEiIl0,
output
CORETSEOll0,
output
CORETSEIll0
)
;
wire
CORETSElll0
,
CORETSEoll0
;
reg
CORETSEill0
,
CORETSEO0l0
,
CORETSEI0l0
;
wire
CORETSEl0l0
,
CORETSEo0l0
;
wire
CORETSEi0l0
,
CORETSEO1l0
;
wire
CORETSEI1l0
,
CORETSEl1l0
;
assign
CORETSEi0l0
=
(
FAMILY
==
25
)
?
1
'b
0
:
CORETSEIIl0
;
assign
CORETSEI1l0
=
(
FAMILY
==
25
)
?
CORETSEIIl0
:
1
'b
0
;
assign
CORETSEO1l0
=
(
FAMILY
==
25
)
?
1
'b
0
:
CORETSEiIl0
;
assign
CORETSEl1l0
=
(
FAMILY
==
25
)
?
CORETSEiIl0
:
1
'b
0
;
generate
if
(
CORETSEiOl0
==
0
)
begin
:
CORETSEo1l0
assign
CORETSElll0
=
CORETSEill0
^
(
!
CORETSEoll0
&
CORETSElIl0
)
;
assign
CORETSEoll0
=
CORETSEl0l0
^
CORETSEill0
;
assign
CORETSEIll0
=
CORETSEl0l0
^
CORETSEI0l0
;
assign
CORETSEOll0
=
CORETSEo0l0
^
CORETSEO0l0
;
CoreTSE_M2S090_CORETSE_AHB_0_SIB_SYNC_2FLP
#
(
.CORETSEO0I0
(
1
)
,
.CORETSEI0I0
(
CORETSEO0O0
)
)
CORETSEi1l0
(
.CORETSEo0I0
(
CORETSEoIl0
)
,
.CORETSEi0I0
(
CORETSEOIl0
)
,
.CORETSEO1I0
(
CORETSEiIl0
)
,
.CORETSEI1I0
(
CORETSEIIl0
)
,
.CORETSEl1I0
(
CORETSEO0l0
)
,
.CORETSEo1I0
(
CORETSEl0l0
)
)
;
CoreTSE_M2S090_CORETSE_AHB_0_SIB_SYNC_2FLP
#
(
.CORETSEO0I0
(
1
)
,
.CORETSEI0I0
(
CORETSEO0O0
)
)
CORETSEOol0
(
.CORETSEo0I0
(
CORETSEOIl0
)
,
.CORETSEi0I0
(
CORETSEoIl0
)
,
.CORETSEO1I0
(
CORETSEIIl0
)
,
.CORETSEI1I0
(
CORETSEiIl0
)
,
.CORETSEl1I0
(
CORETSEill0
)
,
.CORETSEo1I0
(
CORETSEo0l0
)
)
;
always
@
(
posedge
CORETSEOIl0
or
negedge
CORETSEi0l0
)
begin
if
(
!
(
CORETSEi0l0
||
CORETSEI1l0
)
)
begin
CORETSEill0
<=
'b
0
;
CORETSEI0l0
<=
'b
0
;
end
else
begin
CORETSEill0
<=
CORETSElll0
;
CORETSEI0l0
<=
CORETSEl0l0
;
end
end
always
@
(
posedge
CORETSEoIl0
or
negedge
CORETSEO1l0
)
begin
if
(
!
(
CORETSEO1l0
||
CORETSEl1l0
)
)
CORETSEO0l0
<=
'b
0
;
else
CORETSEO0l0
<=
CORETSEo0l0
;
end
end
else
begin
:
CORETSEIol0
assign
CORETSEOll0
=
CORETSElIl0
;
assign
CORETSEIll0
=
1
'b
1
;
end
endgenerate
endmodule
