# Configuration Report for MSS, SERDES(s), Fabric DDR and Fabric CCC(s)

Microsemi Corporation - Microsemi Libero Software Release v2021.1 (Version 2021.1.0.17)

Date: Fri Jun 4 11:29:53 2021

## demo_0/CCC_0/CCC_INST/INST_CCC_IP

Register | Field | INIT | Value
--- | --- | --- | ---
FCCC_RFDIV_CR | RFDIV[7:0] | INIT[7:0] | 8'h1
FCCC_FBDIV_CR0 | FBDIV[7:0] | INIT[15:8] | 8'h3
FCCC_FBDIV_CR1 | FBDIV[13:8] | INIT[21:16] | 6'h0
FCCC_GPD0_CR | GPDIV[7:0] | INIT[29:22] | 8'h1
FCCC_GPD1_CR | GPDIV[7:0] | INIT[37:30] | 8'h1
FCCC_GPD2_CR | GPDIV[7:0] | INIT[45:38] | 8'h1
FCCC_GPD3_CR | GPDIV[7:0] | INIT[53:46] | 8'h1
FCCC_RFMUX_CR | SELRF[3:0] | INIT[57:54] | 4'hb
FCCC_FBMUX_CR | SELFB[3:0] | INIT[61:58] | 4'h7
FCCC_GPMUX0_CR | SEL_GPMUX0[4:0] | INIT[66:62] | 5'h18
FCCC_GPMUX1_CR | SEL_GPMUX1[4:0] | INIT[71:67] | 5'h18
FCCC_GPMUX2_CR | SEL_GPMUX2[4:0] | INIT[76:72] | 5'h18
FCCC_GPMUX3_CR | SEL_GPMUX3[4:0] | INIT[81:77] | 5'h18
FCCC_NGMUX0_CR0 | SELGL[4:0] | INIT[86:82] | 5'h18
FCCC_NGMUX0_CR1 | SELGL[9:5] | INIT[91:87] | 5'h18
FCCC_NGMUX1_CR0 | SELGL[14:10] | INIT[96:92] | 5'h18
FCCC_NGMUX1_CR1 | SELGL[19:15] | INIT[101:97] | 5'h18
FCCC_NGMUX2_CR0 | SELGL[24:20] | INIT[106:102] | 5'h18
FCCC_NGMUX2_CR1 | SELGL[29:25] | INIT[111:107] | 5'h18
FCCC_NGMUX3_CR0 | SELGL[34:30] | INIT[116:112] | 5'h7
FCCC_NGMUX3_CR1 | SELGL[39:35] | INIT[121:117] | 5'h18
FCCC_GPD0_SYNC_CR | RESET_GENEN[0] | INIT[122:122] | 1'h0
FCCC_GPD1_SYNC_CR | RESET_GENEN[1] | INIT[123:123] | 1'h0
FCCC_GPD2_SYNC_CR | RESET_GENEN[2] | INIT[124:124] | 1'h0
FCCC_GPD3_SYNC_CR | RESET_GENEN[3] | INIT[125:125] | 1'h0
FCCC_RFMUX_CR | INVRF[3:0] | INIT[131:126] | 6'h0
FCCC_PDLY_CR | SEL_PLL_DLINE[5:0] | INIT[137:132] | 6'h0
FCCC_PDLY_CR | RF_DLINE | INIT[138:138] | 1'h1
FCCC_PLL_CR0 | LOCKWIN[2:0] | INIT[141:139] | 3'h6
FCCC_PLL_CR1 | LOCKCNT[3:0] | INIT[145:142] | 4'h5
FCCC_PLL_CR7 | DIVQ[2:0] | INIT[148:146] | 3'h3
FCCC_PLL_CR5 | MODE32K | INIT[149:149] | 1'h0
FCCC_PLL_CR5 | MODE_1V2 | INIT[150:150] | 1'h1
FCCC_PLL_CR5 | MODE_3V3 | INIT[151:151] | 1'h1
FCCC_PLL_CR6 | FSE | INIT[152:152] | 1'h0
FCCC_PLL_CR4 | SSE | INIT[153:153] | 1'h0
FCCC_PLL_CR3 | SSMD[1:0] | INIT[155:154] | 2'h1
FCCC_PLL_CR2 | SSMF[4:0] | INIT[160:156] | 5'h0
FCCC_PLL_CR8 | DIVR[5:0] | INIT[166:161] | 6'h0
FCCC_PLL_CR9 | DIVF[5:0] | INIT[174:167] | 8'h0
FCCC_PLL_CR10 | RANGE | INIT[178:175] | 4'h7
FCCC_GPMUX0_CR | NOPIPE_SYNCRST0 | INIT[179:179] | 1'h1
FCCC_GPMUX1_CR | NOPIPE_SYNCRST1 | INIT[180:180] | 1'h1
FCCC_GPMUX2_CR | NOPIPE_SYNCRST2 | INIT[181:181] | 1'h1
FCCC_GPMUX3_CR | NOPIPE_SYNCRST3 | INIT[182:182] | 1'h1
FCCC_GPD0_SYNC_CR | SRESET_GENEN[0] | INIT[183:183] | 1'h1
FCCC_GPD1_SYNC_CR | SRESET_GENEN[1] | INIT[184:184] | 1'h1
FCCC_GPD2_SYNC_CR | SRESET_GENEN[2] | INIT[185:185] | 1'h1
FCCC_GPD3_SYNC_CR | SRESET_GENEN[3] | INIT[186:186] | 1'h1
FCCC_GPDS_SYNC_CR | SW_RESYNC_GPD | INIT[187:187] | 1'h0
FCCC_GPMUX0_CR | INV_GPMUX0 | INIT[188:188] | 1'h0
FCCC_GPMUX1_CR | INV_GPMUX1 | INIT[189:189] | 1'h0
FCCC_GPMUX2_CR | INV_GPMUX2 | INIT[190:190] | 1'h0
FCCC_GPMUX3_CR | INV_GPMUX3 | INIT[191:191] | 1'h0
RESERVED_0 | RESERVED[0] | INIT[192:192] | 1'h0
RESERVED_0 | RESERVED[1] | INIT[193:193] | 1'h0
FCCC_GPD0_SYNC_CR | GPD_MODE_N[0] | INIT[194:194] | 1'h0
FCCC_GPD1_SYNC_CR | GPD_MODE_N[1] | INIT[195:195] | 1'h0
FCCC_GPD2_SYNC_CR | GPD_MODE_N[2] | INIT[196:196] | 1'h0
FCCC_GPD3_SYNC_CR | GPD_MODE_N[3] | INIT[197:197] | 1'h0
FCCC_NGMUX0_CR1 | SELOUT_0 | INIT[198:198] | 1'h0
FCCC_NGMUX1_CR1 | SELOUT_1 | INIT[199:199] | 1'h0
FCCC_NGMUX2_CR1 | SELOUT_2 | INIT[200:200] | 1'h0
FCCC_NGMUX3_CR1 | SELOUT_3 | INIT[201:201] | 1'h0
RESERVED_1 | RESERVED[7:0] | INIT[209:202] | 8'h0

## CCC-NE0 ( Unused )

Register | Field | INIT | Value
--- | --- | --- | ---
FCCC_RFDIV_CR | RFDIV[7:0] | INIT[7:0] | 8'h0
FCCC_FBDIV_CR0 | FBDIV[7:0] | INIT[15:8] | 8'h0
FCCC_FBDIV_CR1 | FBDIV[13:8] | INIT[21:16] | 6'h0
FCCC_GPD0_CR | GPDIV[7:0] | INIT[29:22] | 8'h0
FCCC_GPD1_CR | GPDIV[7:0] | INIT[37:30] | 8'h0
FCCC_GPD2_CR | GPDIV[7:0] | INIT[45:38] | 8'h0
FCCC_GPD3_CR | GPDIV[7:0] | INIT[53:46] | 8'h0
FCCC_RFMUX_CR | SELRF[3:0] | INIT[57:54] | 4'h0
FCCC_FBMUX_CR | SELFB[3:0] | INIT[61:58] | 4'h0
FCCC_GPMUX0_CR | SEL_GPMUX0[4:0] | INIT[66:62] | 5'h0
FCCC_GPMUX1_CR | SEL_GPMUX1[4:0] | INIT[71:67] | 5'h0
FCCC_GPMUX2_CR | SEL_GPMUX2[4:0] | INIT[76:72] | 5'h0
FCCC_GPMUX3_CR | SEL_GPMUX3[4:0] | INIT[81:77] | 5'h0
FCCC_NGMUX0_CR0 | SELGL[4:0] | INIT[86:82] | 5'h0
FCCC_NGMUX0_CR1 | SELGL[9:5] | INIT[91:87] | 5'h0
FCCC_NGMUX1_CR0 | SELGL[14:10] | INIT[96:92] | 5'h0
FCCC_NGMUX1_CR1 | SELGL[19:15] | INIT[101:97] | 5'h0
FCCC_NGMUX2_CR0 | SELGL[24:20] | INIT[106:102] | 5'h0
FCCC_NGMUX2_CR1 | SELGL[29:25] | INIT[111:107] | 5'h0
FCCC_NGMUX3_CR0 | SELGL[34:30] | INIT[116:112] | 5'h0
FCCC_NGMUX3_CR1 | SELGL[39:35] | INIT[121:117] | 5'h0
FCCC_GPD0_SYNC_CR | RESET_GENEN[0] | INIT[122:122] | 1'h0
FCCC_GPD1_SYNC_CR | RESET_GENEN[1] | INIT[123:123] | 1'h0
FCCC_GPD2_SYNC_CR | RESET_GENEN[2] | INIT[124:124] | 1'h0
FCCC_GPD3_SYNC_CR | RESET_GENEN[3] | INIT[125:125] | 1'h0
FCCC_RFMUX_CR | INVRF[3:0] | INIT[131:126] | 6'h0
FCCC_PDLY_CR | SEL_PLL_DLINE[5:0] | INIT[137:132] | 6'h0
FCCC_PDLY_CR | RF_DLINE | INIT[138:138] | 1'h0
FCCC_PLL_CR0 | LOCKWIN[2:0] | INIT[141:139] | 3'h0
FCCC_PLL_CR1 | LOCKCNT[3:0] | INIT[145:142] | 4'h0
FCCC_PLL_CR7 | DIVQ[2:0] | INIT[148:146] | 3'h0
FCCC_PLL_CR5 | MODE32K | INIT[149:149] | 1'h0
FCCC_PLL_CR5 | MODE_1V2 | INIT[150:150] | 1'h0
FCCC_PLL_CR5 | MODE_3V3 | INIT[151:151] | 1'h0
FCCC_PLL_CR6 | FSE | INIT[152:152] | 1'h0
FCCC_PLL_CR4 | SSE | INIT[153:153] | 1'h0
FCCC_PLL_CR3 | SSMD[1:0] | INIT[155:154] | 2'h0
FCCC_PLL_CR2 | SSMF[4:0] | INIT[160:156] | 5'h0
FCCC_PLL_CR8 | DIVR[5:0] | INIT[166:161] | 6'h0
FCCC_PLL_CR9 | DIVF[5:0] | INIT[174:167] | 8'h0
FCCC_PLL_CR10 | RANGE | INIT[178:175] | 4'h0
FCCC_GPMUX0_CR | NOPIPE_SYNCRST0 | INIT[179:179] | 1'h0
FCCC_GPMUX1_CR | NOPIPE_SYNCRST1 | INIT[180:180] | 1'h0
FCCC_GPMUX2_CR | NOPIPE_SYNCRST2 | INIT[181:181] | 1'h0
FCCC_GPMUX3_CR | NOPIPE_SYNCRST3 | INIT[182:182] | 1'h0
FCCC_GPD0_SYNC_CR | SRESET_GENEN[0] | INIT[183:183] | 1'h0
FCCC_GPD1_SYNC_CR | SRESET_GENEN[1] | INIT[184:184] | 1'h0
FCCC_GPD2_SYNC_CR | SRESET_GENEN[2] | INIT[185:185] | 1'h0
FCCC_GPD3_SYNC_CR | SRESET_GENEN[3] | INIT[186:186] | 1'h0
FCCC_GPDS_SYNC_CR | SW_RESYNC_GPD | INIT[187:187] | 1'h0
FCCC_GPMUX0_CR | INV_GPMUX0 | INIT[188:188] | 1'h0
FCCC_GPMUX1_CR | INV_GPMUX1 | INIT[189:189] | 1'h0
FCCC_GPMUX2_CR | INV_GPMUX2 | INIT[190:190] | 1'h0
FCCC_GPMUX3_CR | INV_GPMUX3 | INIT[191:191] | 1'h0
RESERVED_0 | RESERVED[0] | INIT[192:192] | 1'h0
RESERVED_0 | RESERVED[1] | INIT[193:193] | 1'h0
FCCC_GPD0_SYNC_CR | GPD_MODE_N[0] | INIT[194:194] | 1'h0
FCCC_GPD1_SYNC_CR | GPD_MODE_N[1] | INIT[195:195] | 1'h0
FCCC_GPD2_SYNC_CR | GPD_MODE_N[2] | INIT[196:196] | 1'h0
FCCC_GPD3_SYNC_CR | GPD_MODE_N[3] | INIT[197:197] | 1'h0
FCCC_NGMUX0_CR1 | SELOUT_0 | INIT[198:198] | 1'h0
FCCC_NGMUX1_CR1 | SELOUT_1 | INIT[199:199] | 1'h0
FCCC_NGMUX2_CR1 | SELOUT_2 | INIT[200:200] | 1'h0
FCCC_NGMUX3_CR1 | SELOUT_3 | INIT[201:201] | 1'h0
RESERVED_1 | RESERVED[7:0] | INIT[209:202] | 8'h0

## CCC-NE1 ( Unused )

Register | Field | INIT | Value
--- | --- | --- | ---
FCCC_RFDIV_CR | RFDIV[7:0] | INIT[7:0] | 8'h0
FCCC_FBDIV_CR0 | FBDIV[7:0] | INIT[15:8] | 8'h0
FCCC_FBDIV_CR1 | FBDIV[13:8] | INIT[21:16] | 6'h0
FCCC_GPD0_CR | GPDIV[7:0] | INIT[29:22] | 8'h0
FCCC_GPD1_CR | GPDIV[7:0] | INIT[37:30] | 8'h0
FCCC_GPD2_CR | GPDIV[7:0] | INIT[45:38] | 8'h0
FCCC_GPD3_CR | GPDIV[7:0] | INIT[53:46] | 8'h0
FCCC_RFMUX_CR | SELRF[3:0] | INIT[57:54] | 4'h0
FCCC_FBMUX_CR | SELFB[3:0] | INIT[61:58] | 4'h0
FCCC_GPMUX0_CR | SEL_GPMUX0[4:0] | INIT[66:62] | 5'h0
FCCC_GPMUX1_CR | SEL_GPMUX1[4:0] | INIT[71:67] | 5'h0
FCCC_GPMUX2_CR | SEL_GPMUX2[4:0] | INIT[76:72] | 5'h0
FCCC_GPMUX3_CR | SEL_GPMUX3[4:0] | INIT[81:77] | 5'h0
FCCC_NGMUX0_CR0 | SELGL[4:0] | INIT[86:82] | 5'h0
FCCC_NGMUX0_CR1 | SELGL[9:5] | INIT[91:87] | 5'h0
FCCC_NGMUX1_CR0 | SELGL[14:10] | INIT[96:92] | 5'h0
FCCC_NGMUX1_CR1 | SELGL[19:15] | INIT[101:97] | 5'h0
FCCC_NGMUX2_CR0 | SELGL[24:20] | INIT[106:102] | 5'h0
FCCC_NGMUX2_CR1 | SELGL[29:25] | INIT[111:107] | 5'h0
FCCC_NGMUX3_CR0 | SELGL[34:30] | INIT[116:112] | 5'h0
FCCC_NGMUX3_CR1 | SELGL[39:35] | INIT[121:117] | 5'h0
FCCC_GPD0_SYNC_CR | RESET_GENEN[0] | INIT[122:122] | 1'h0
FCCC_GPD1_SYNC_CR | RESET_GENEN[1] | INIT[123:123] | 1'h0
FCCC_GPD2_SYNC_CR | RESET_GENEN[2] | INIT[124:124] | 1'h0
FCCC_GPD3_SYNC_CR | RESET_GENEN[3] | INIT[125:125] | 1'h0
FCCC_RFMUX_CR | INVRF[3:0] | INIT[131:126] | 6'h0
FCCC_PDLY_CR | SEL_PLL_DLINE[5:0] | INIT[137:132] | 6'h0
FCCC_PDLY_CR | RF_DLINE | INIT[138:138] | 1'h0
FCCC_PLL_CR0 | LOCKWIN[2:0] | INIT[141:139] | 3'h0
FCCC_PLL_CR1 | LOCKCNT[3:0] | INIT[145:142] | 4'h0
FCCC_PLL_CR7 | DIVQ[2:0] | INIT[148:146] | 3'h0
FCCC_PLL_CR5 | MODE32K | INIT[149:149] | 1'h0
FCCC_PLL_CR5 | MODE_1V2 | INIT[150:150] | 1'h0
FCCC_PLL_CR5 | MODE_3V3 | INIT[151:151] | 1'h0
FCCC_PLL_CR6 | FSE | INIT[152:152] | 1'h0
FCCC_PLL_CR4 | SSE | INIT[153:153] | 1'h0
FCCC_PLL_CR3 | SSMD[1:0] | INIT[155:154] | 2'h0
FCCC_PLL_CR2 | SSMF[4:0] | INIT[160:156] | 5'h0
FCCC_PLL_CR8 | DIVR[5:0] | INIT[166:161] | 6'h0
FCCC_PLL_CR9 | DIVF[5:0] | INIT[174:167] | 8'h0
FCCC_PLL_CR10 | RANGE | INIT[178:175] | 4'h0
FCCC_GPMUX0_CR | NOPIPE_SYNCRST0 | INIT[179:179] | 1'h0
FCCC_GPMUX1_CR | NOPIPE_SYNCRST1 | INIT[180:180] | 1'h0
FCCC_GPMUX2_CR | NOPIPE_SYNCRST2 | INIT[181:181] | 1'h0
FCCC_GPMUX3_CR | NOPIPE_SYNCRST3 | INIT[182:182] | 1'h0
FCCC_GPD0_SYNC_CR | SRESET_GENEN[0] | INIT[183:183] | 1'h0
FCCC_GPD1_SYNC_CR | SRESET_GENEN[1] | INIT[184:184] | 1'h0
FCCC_GPD2_SYNC_CR | SRESET_GENEN[2] | INIT[185:185] | 1'h0
FCCC_GPD3_SYNC_CR | SRESET_GENEN[3] | INIT[186:186] | 1'h0
FCCC_GPDS_SYNC_CR | SW_RESYNC_GPD | INIT[187:187] | 1'h0
FCCC_GPMUX0_CR | INV_GPMUX0 | INIT[188:188] | 1'h0
FCCC_GPMUX1_CR | INV_GPMUX1 | INIT[189:189] | 1'h0
FCCC_GPMUX2_CR | INV_GPMUX2 | INIT[190:190] | 1'h0
FCCC_GPMUX3_CR | INV_GPMUX3 | INIT[191:191] | 1'h0
RESERVED_0 | RESERVED[0] | INIT[192:192] | 1'h0
RESERVED_0 | RESERVED[1] | INIT[193:193] | 1'h0
FCCC_GPD0_SYNC_CR | GPD_MODE_N[0] | INIT[194:194] | 1'h0
FCCC_GPD1_SYNC_CR | GPD_MODE_N[1] | INIT[195:195] | 1'h0
FCCC_GPD2_SYNC_CR | GPD_MODE_N[2] | INIT[196:196] | 1'h0
FCCC_GPD3_SYNC_CR | GPD_MODE_N[3] | INIT[197:197] | 1'h0
FCCC_NGMUX0_CR1 | SELOUT_0 | INIT[198:198] | 1'h0
FCCC_NGMUX1_CR1 | SELOUT_1 | INIT[199:199] | 1'h0
FCCC_NGMUX2_CR1 | SELOUT_2 | INIT[200:200] | 1'h0
FCCC_NGMUX3_CR1 | SELOUT_3 | INIT[201:201] | 1'h0
RESERVED_1 | RESERVED[7:0] | INIT[209:202] | 8'h0

## CCC-NW0 ( Unused )

Register | Field | INIT | Value
--- | --- | --- | ---
FCCC_RFDIV_CR | RFDIV[7:0] | INIT[7:0] | 8'h0
FCCC_FBDIV_CR0 | FBDIV[7:0] | INIT[15:8] | 8'h0
FCCC_FBDIV_CR1 | FBDIV[13:8] | INIT[21:16] | 6'h0
FCCC_GPD0_CR | GPDIV[7:0] | INIT[29:22] | 8'h0
FCCC_GPD1_CR | GPDIV[7:0] | INIT[37:30] | 8'h0
FCCC_GPD2_CR | GPDIV[7:0] | INIT[45:38] | 8'h0
FCCC_GPD3_CR | GPDIV[7:0] | INIT[53:46] | 8'h0
FCCC_RFMUX_CR | SELRF[3:0] | INIT[57:54] | 4'h0
FCCC_FBMUX_CR | SELFB[3:0] | INIT[61:58] | 4'h0
FCCC_GPMUX0_CR | SEL_GPMUX0[4:0] | INIT[66:62] | 5'h0
FCCC_GPMUX1_CR | SEL_GPMUX1[4:0] | INIT[71:67] | 5'h0
FCCC_GPMUX2_CR | SEL_GPMUX2[4:0] | INIT[76:72] | 5'h0
FCCC_GPMUX3_CR | SEL_GPMUX3[4:0] | INIT[81:77] | 5'h0
FCCC_NGMUX0_CR0 | SELGL[4:0] | INIT[86:82] | 5'h0
FCCC_NGMUX0_CR1 | SELGL[9:5] | INIT[91:87] | 5'h0
FCCC_NGMUX1_CR0 | SELGL[14:10] | INIT[96:92] | 5'h0
FCCC_NGMUX1_CR1 | SELGL[19:15] | INIT[101:97] | 5'h0
FCCC_NGMUX2_CR0 | SELGL[24:20] | INIT[106:102] | 5'h0
FCCC_NGMUX2_CR1 | SELGL[29:25] | INIT[111:107] | 5'h0
FCCC_NGMUX3_CR0 | SELGL[34:30] | INIT[116:112] | 5'h0
FCCC_NGMUX3_CR1 | SELGL[39:35] | INIT[121:117] | 5'h0
FCCC_GPD0_SYNC_CR | RESET_GENEN[0] | INIT[122:122] | 1'h0
FCCC_GPD1_SYNC_CR | RESET_GENEN[1] | INIT[123:123] | 1'h0
FCCC_GPD2_SYNC_CR | RESET_GENEN[2] | INIT[124:124] | 1'h0
FCCC_GPD3_SYNC_CR | RESET_GENEN[3] | INIT[125:125] | 1'h0
FCCC_RFMUX_CR | INVRF[3:0] | INIT[131:126] | 6'h0
FCCC_PDLY_CR | SEL_PLL_DLINE[5:0] | INIT[137:132] | 6'h0
FCCC_PDLY_CR | RF_DLINE | INIT[138:138] | 1'h0
FCCC_PLL_CR0 | LOCKWIN[2:0] | INIT[141:139] | 3'h0
FCCC_PLL_CR1 | LOCKCNT[3:0] | INIT[145:142] | 4'h0
FCCC_PLL_CR7 | DIVQ[2:0] | INIT[148:146] | 3'h0
FCCC_PLL_CR5 | MODE32K | INIT[149:149] | 1'h0
FCCC_PLL_CR5 | MODE_1V2 | INIT[150:150] | 1'h0
FCCC_PLL_CR5 | MODE_3V3 | INIT[151:151] | 1'h0
FCCC_PLL_CR6 | FSE | INIT[152:152] | 1'h0
FCCC_PLL_CR4 | SSE | INIT[153:153] | 1'h0
FCCC_PLL_CR3 | SSMD[1:0] | INIT[155:154] | 2'h0
FCCC_PLL_CR2 | SSMF[4:0] | INIT[160:156] | 5'h0
FCCC_PLL_CR8 | DIVR[5:0] | INIT[166:161] | 6'h0
FCCC_PLL_CR9 | DIVF[5:0] | INIT[174:167] | 8'h0
FCCC_PLL_CR10 | RANGE | INIT[178:175] | 4'h0
FCCC_GPMUX0_CR | NOPIPE_SYNCRST0 | INIT[179:179] | 1'h0
FCCC_GPMUX1_CR | NOPIPE_SYNCRST1 | INIT[180:180] | 1'h0
FCCC_GPMUX2_CR | NOPIPE_SYNCRST2 | INIT[181:181] | 1'h0
FCCC_GPMUX3_CR | NOPIPE_SYNCRST3 | INIT[182:182] | 1'h0
FCCC_GPD0_SYNC_CR | SRESET_GENEN[0] | INIT[183:183] | 1'h0
FCCC_GPD1_SYNC_CR | SRESET_GENEN[1] | INIT[184:184] | 1'h0
FCCC_GPD2_SYNC_CR | SRESET_GENEN[2] | INIT[185:185] | 1'h0
FCCC_GPD3_SYNC_CR | SRESET_GENEN[3] | INIT[186:186] | 1'h0
FCCC_GPDS_SYNC_CR | SW_RESYNC_GPD | INIT[187:187] | 1'h0
FCCC_GPMUX0_CR | INV_GPMUX0 | INIT[188:188] | 1'h0
FCCC_GPMUX1_CR | INV_GPMUX1 | INIT[189:189] | 1'h0
FCCC_GPMUX2_CR | INV_GPMUX2 | INIT[190:190] | 1'h0
FCCC_GPMUX3_CR | INV_GPMUX3 | INIT[191:191] | 1'h0
RESERVED_0 | RESERVED[0] | INIT[192:192] | 1'h0
RESERVED_0 | RESERVED[1] | INIT[193:193] | 1'h0
FCCC_GPD0_SYNC_CR | GPD_MODE_N[0] | INIT[194:194] | 1'h0
FCCC_GPD1_SYNC_CR | GPD_MODE_N[1] | INIT[195:195] | 1'h0
FCCC_GPD2_SYNC_CR | GPD_MODE_N[2] | INIT[196:196] | 1'h0
FCCC_GPD3_SYNC_CR | GPD_MODE_N[3] | INIT[197:197] | 1'h0
FCCC_NGMUX0_CR1 | SELOUT_0 | INIT[198:198] | 1'h0
FCCC_NGMUX1_CR1 | SELOUT_1 | INIT[199:199] | 1'h0
FCCC_NGMUX2_CR1 | SELOUT_2 | INIT[200:200] | 1'h0
FCCC_NGMUX3_CR1 | SELOUT_3 | INIT[201:201] | 1'h0
RESERVED_1 | RESERVED[7:0] | INIT[209:202] | 8'h0

## CCC-SW0 ( Unused )

Register | Field | INIT | Value
--- | --- | --- | ---
FCCC_RFDIV_CR | RFDIV[7:0] | INIT[7:0] | 8'h0
FCCC_FBDIV_CR0 | FBDIV[7:0] | INIT[15:8] | 8'h0
FCCC_FBDIV_CR1 | FBDIV[13:8] | INIT[21:16] | 6'h0
FCCC_GPD0_CR | GPDIV[7:0] | INIT[29:22] | 8'h0
FCCC_GPD1_CR | GPDIV[7:0] | INIT[37:30] | 8'h0
FCCC_GPD2_CR | GPDIV[7:0] | INIT[45:38] | 8'h0
FCCC_GPD3_CR | GPDIV[7:0] | INIT[53:46] | 8'h0
FCCC_RFMUX_CR | SELRF[3:0] | INIT[57:54] | 4'h0
FCCC_FBMUX_CR | SELFB[3:0] | INIT[61:58] | 4'h0
FCCC_GPMUX0_CR | SEL_GPMUX0[4:0] | INIT[66:62] | 5'h0
FCCC_GPMUX1_CR | SEL_GPMUX1[4:0] | INIT[71:67] | 5'h0
FCCC_GPMUX2_CR | SEL_GPMUX2[4:0] | INIT[76:72] | 5'h0
FCCC_GPMUX3_CR | SEL_GPMUX3[4:0] | INIT[81:77] | 5'h0
FCCC_NGMUX0_CR0 | SELGL[4:0] | INIT[86:82] | 5'h0
FCCC_NGMUX0_CR1 | SELGL[9:5] | INIT[91:87] | 5'h0
FCCC_NGMUX1_CR0 | SELGL[14:10] | INIT[96:92] | 5'h0
FCCC_NGMUX1_CR1 | SELGL[19:15] | INIT[101:97] | 5'h0
FCCC_NGMUX2_CR0 | SELGL[24:20] | INIT[106:102] | 5'h0
FCCC_NGMUX2_CR1 | SELGL[29:25] | INIT[111:107] | 5'h0
FCCC_NGMUX3_CR0 | SELGL[34:30] | INIT[116:112] | 5'h0
FCCC_NGMUX3_CR1 | SELGL[39:35] | INIT[121:117] | 5'h0
FCCC_GPD0_SYNC_CR | RESET_GENEN[0] | INIT[122:122] | 1'h0
FCCC_GPD1_SYNC_CR | RESET_GENEN[1] | INIT[123:123] | 1'h0
FCCC_GPD2_SYNC_CR | RESET_GENEN[2] | INIT[124:124] | 1'h0
FCCC_GPD3_SYNC_CR | RESET_GENEN[3] | INIT[125:125] | 1'h0
FCCC_RFMUX_CR | INVRF[3:0] | INIT[131:126] | 6'h0
FCCC_PDLY_CR | SEL_PLL_DLINE[5:0] | INIT[137:132] | 6'h0
FCCC_PDLY_CR | RF_DLINE | INIT[138:138] | 1'h0
FCCC_PLL_CR0 | LOCKWIN[2:0] | INIT[141:139] | 3'h0
FCCC_PLL_CR1 | LOCKCNT[3:0] | INIT[145:142] | 4'h0
FCCC_PLL_CR7 | DIVQ[2:0] | INIT[148:146] | 3'h0
FCCC_PLL_CR5 | MODE32K | INIT[149:149] | 1'h0
FCCC_PLL_CR5 | MODE_1V2 | INIT[150:150] | 1'h0
FCCC_PLL_CR5 | MODE_3V3 | INIT[151:151] | 1'h0
FCCC_PLL_CR6 | FSE | INIT[152:152] | 1'h0
FCCC_PLL_CR4 | SSE | INIT[153:153] | 1'h0
FCCC_PLL_CR3 | SSMD[1:0] | INIT[155:154] | 2'h0
FCCC_PLL_CR2 | SSMF[4:0] | INIT[160:156] | 5'h0
FCCC_PLL_CR8 | DIVR[5:0] | INIT[166:161] | 6'h0
FCCC_PLL_CR9 | DIVF[5:0] | INIT[174:167] | 8'h0
FCCC_PLL_CR10 | RANGE | INIT[178:175] | 4'h0
FCCC_GPMUX0_CR | NOPIPE_SYNCRST0 | INIT[179:179] | 1'h0
FCCC_GPMUX1_CR | NOPIPE_SYNCRST1 | INIT[180:180] | 1'h0
FCCC_GPMUX2_CR | NOPIPE_SYNCRST2 | INIT[181:181] | 1'h0
FCCC_GPMUX3_CR | NOPIPE_SYNCRST3 | INIT[182:182] | 1'h0
FCCC_GPD0_SYNC_CR | SRESET_GENEN[0] | INIT[183:183] | 1'h0
FCCC_GPD1_SYNC_CR | SRESET_GENEN[1] | INIT[184:184] | 1'h0
FCCC_GPD2_SYNC_CR | SRESET_GENEN[2] | INIT[185:185] | 1'h0
FCCC_GPD3_SYNC_CR | SRESET_GENEN[3] | INIT[186:186] | 1'h0
FCCC_GPDS_SYNC_CR | SW_RESYNC_GPD | INIT[187:187] | 1'h0
FCCC_GPMUX0_CR | INV_GPMUX0 | INIT[188:188] | 1'h0
FCCC_GPMUX1_CR | INV_GPMUX1 | INIT[189:189] | 1'h0
FCCC_GPMUX2_CR | INV_GPMUX2 | INIT[190:190] | 1'h0
FCCC_GPMUX3_CR | INV_GPMUX3 | INIT[191:191] | 1'h0
RESERVED_0 | RESERVED[0] | INIT[192:192] | 1'h0
RESERVED_0 | RESERVED[1] | INIT[193:193] | 1'h0
FCCC_GPD0_SYNC_CR | GPD_MODE_N[0] | INIT[194:194] | 1'h0
FCCC_GPD1_SYNC_CR | GPD_MODE_N[1] | INIT[195:195] | 1'h0
FCCC_GPD2_SYNC_CR | GPD_MODE_N[2] | INIT[196:196] | 1'h0
FCCC_GPD3_SYNC_CR | GPD_MODE_N[3] | INIT[197:197] | 1'h0
FCCC_NGMUX0_CR1 | SELOUT_0 | INIT[198:198] | 1'h0
FCCC_NGMUX1_CR1 | SELOUT_1 | INIT[199:199] | 1'h0
FCCC_NGMUX2_CR1 | SELOUT_2 | INIT[200:200] | 1'h0
FCCC_NGMUX3_CR1 | SELOUT_3 | INIT[201:201] | 1'h0
RESERVED_1 | RESERVED[7:0] | INIT[209:202] | 8'h0

## CCC-SW1 ( Unused )

Register | Field | INIT | Value
--- | --- | --- | ---
FCCC_RFDIV_CR | RFDIV[7:0] | INIT[7:0] | 8'h0
FCCC_FBDIV_CR0 | FBDIV[7:0] | INIT[15:8] | 8'h0
FCCC_FBDIV_CR1 | FBDIV[13:8] | INIT[21:16] | 6'h0
FCCC_GPD0_CR | GPDIV[7:0] | INIT[29:22] | 8'h0
FCCC_GPD1_CR | GPDIV[7:0] | INIT[37:30] | 8'h0
FCCC_GPD2_CR | GPDIV[7:0] | INIT[45:38] | 8'h0
FCCC_GPD3_CR | GPDIV[7:0] | INIT[53:46] | 8'h0
FCCC_RFMUX_CR | SELRF[3:0] | INIT[57:54] | 4'h0
FCCC_FBMUX_CR | SELFB[3:0] | INIT[61:58] | 4'h0
FCCC_GPMUX0_CR | SEL_GPMUX0[4:0] | INIT[66:62] | 5'h0
FCCC_GPMUX1_CR | SEL_GPMUX1[4:0] | INIT[71:67] | 5'h0
FCCC_GPMUX2_CR | SEL_GPMUX2[4:0] | INIT[76:72] | 5'h0
FCCC_GPMUX3_CR | SEL_GPMUX3[4:0] | INIT[81:77] | 5'h0
FCCC_NGMUX0_CR0 | SELGL[4:0] | INIT[86:82] | 5'h0
FCCC_NGMUX0_CR1 | SELGL[9:5] | INIT[91:87] | 5'h0
FCCC_NGMUX1_CR0 | SELGL[14:10] | INIT[96:92] | 5'h0
FCCC_NGMUX1_CR1 | SELGL[19:15] | INIT[101:97] | 5'h0
FCCC_NGMUX2_CR0 | SELGL[24:20] | INIT[106:102] | 5'h0
FCCC_NGMUX2_CR1 | SELGL[29:25] | INIT[111:107] | 5'h0
FCCC_NGMUX3_CR0 | SELGL[34:30] | INIT[116:112] | 5'h0
FCCC_NGMUX3_CR1 | SELGL[39:35] | INIT[121:117] | 5'h0
FCCC_GPD0_SYNC_CR | RESET_GENEN[0] | INIT[122:122] | 1'h0
FCCC_GPD1_SYNC_CR | RESET_GENEN[1] | INIT[123:123] | 1'h0
FCCC_GPD2_SYNC_CR | RESET_GENEN[2] | INIT[124:124] | 1'h0
FCCC_GPD3_SYNC_CR | RESET_GENEN[3] | INIT[125:125] | 1'h0
FCCC_RFMUX_CR | INVRF[3:0] | INIT[131:126] | 6'h0
FCCC_PDLY_CR | SEL_PLL_DLINE[5:0] | INIT[137:132] | 6'h0
FCCC_PDLY_CR | RF_DLINE | INIT[138:138] | 1'h0
FCCC_PLL_CR0 | LOCKWIN[2:0] | INIT[141:139] | 3'h0
FCCC_PLL_CR1 | LOCKCNT[3:0] | INIT[145:142] | 4'h0
FCCC_PLL_CR7 | DIVQ[2:0] | INIT[148:146] | 3'h0
FCCC_PLL_CR5 | MODE32K | INIT[149:149] | 1'h0
FCCC_PLL_CR5 | MODE_1V2 | INIT[150:150] | 1'h0
FCCC_PLL_CR5 | MODE_3V3 | INIT[151:151] | 1'h0
FCCC_PLL_CR6 | FSE | INIT[152:152] | 1'h0
FCCC_PLL_CR4 | SSE | INIT[153:153] | 1'h0
FCCC_PLL_CR3 | SSMD[1:0] | INIT[155:154] | 2'h0
FCCC_PLL_CR2 | SSMF[4:0] | INIT[160:156] | 5'h0
FCCC_PLL_CR8 | DIVR[5:0] | INIT[166:161] | 6'h0
FCCC_PLL_CR9 | DIVF[5:0] | INIT[174:167] | 8'h0
FCCC_PLL_CR10 | RANGE | INIT[178:175] | 4'h0
FCCC_GPMUX0_CR | NOPIPE_SYNCRST0 | INIT[179:179] | 1'h0
FCCC_GPMUX1_CR | NOPIPE_SYNCRST1 | INIT[180:180] | 1'h0
FCCC_GPMUX2_CR | NOPIPE_SYNCRST2 | INIT[181:181] | 1'h0
FCCC_GPMUX3_CR | NOPIPE_SYNCRST3 | INIT[182:182] | 1'h0
FCCC_GPD0_SYNC_CR | SRESET_GENEN[0] | INIT[183:183] | 1'h0
FCCC_GPD1_SYNC_CR | SRESET_GENEN[1] | INIT[184:184] | 1'h0
FCCC_GPD2_SYNC_CR | SRESET_GENEN[2] | INIT[185:185] | 1'h0
FCCC_GPD3_SYNC_CR | SRESET_GENEN[3] | INIT[186:186] | 1'h0
FCCC_GPDS_SYNC_CR | SW_RESYNC_GPD | INIT[187:187] | 1'h0
FCCC_GPMUX0_CR | INV_GPMUX0 | INIT[188:188] | 1'h0
FCCC_GPMUX1_CR | INV_GPMUX1 | INIT[189:189] | 1'h0
FCCC_GPMUX2_CR | INV_GPMUX2 | INIT[190:190] | 1'h0
FCCC_GPMUX3_CR | INV_GPMUX3 | INIT[191:191] | 1'h0
RESERVED_0 | RESERVED[0] | INIT[192:192] | 1'h0
RESERVED_0 | RESERVED[1] | INIT[193:193] | 1'h0
FCCC_GPD0_SYNC_CR | GPD_MODE_N[0] | INIT[194:194] | 1'h0
FCCC_GPD1_SYNC_CR | GPD_MODE_N[1] | INIT[195:195] | 1'h0
FCCC_GPD2_SYNC_CR | GPD_MODE_N[2] | INIT[196:196] | 1'h0
FCCC_GPD3_SYNC_CR | GPD_MODE_N[3] | INIT[197:197] | 1'h0
FCCC_NGMUX0_CR1 | SELOUT_0 | INIT[198:198] | 1'h0
FCCC_NGMUX1_CR1 | SELOUT_1 | INIT[199:199] | 1'h0
FCCC_NGMUX2_CR1 | SELOUT_2 | INIT[200:200] | 1'h0
FCCC_NGMUX3_CR1 | SELOUT_3 | INIT[201:201] | 1'h0
RESERVED_1 | RESERVED[7:0] | INIT[209:202] | 8'h0

## demo_0/demo_MSS_0/MSS_ADLIB_INST/INST_MSS_075_IP

Register | Field | INIT | Value | Lock INIT | Lock Value(*)
--- | --- | --- | --- | --- | ---
ESRAM_CONFIG | SW_CC_ESRAMFWREMAP | INIT[147:147] | 1'h0 | INIT[0] | 1
ESRAM_CONFIG | SW_CC_ESRAM1FWREMAP | INIT[148:148] | 1'h0 | INIT[0] | 1
ESRAM_MAX_LAT | SW_MAX_LAT_ESRAM0 | INIT[151:149] | 3'b000 | INIT[1] | 1
ESRAM_MAX_LAT | SW_MAX_LAT_ESRAM1 | INIT[154:152] | 3'b000 | INIT[1] | 1
DDR_CONFIG | SW_CC_DDRFWREMAP | INIT[155:155] | 1'h0 | INIT[2] | 1
ENVM_CONFIG | SW_ENVMREMAPSIZE | INIT[160:156] | 5'b10001 | INIT[3] | 1
ENVM_CONFIG | NV_FREQRNG | INIT[168:161] | 8'h44 | INIT[3] | 1
ENVM_CONFIG | NV_DPD0 | INIT[169:169] | 1'h0 | INIT[3] | 1
ENVM_CONFIG | NV_DPD1 | INIT[170:170] | 1'h0 | INIT[3] | 1
ENVM_CONFIG | ENVM_PERSIST | INIT[171:171] | 1'h0 | INIT[3] | 1
ENVM_CONFIG | ENVM_SENSE_ON | INIT[172:172] | 1'h0 | INIT[3] | 1
ENVM_REMAP_BASE | SW_ENVMREMAPBASE | INIT[191:173] | 19'h00000 | INIT[4] | 1
ENVM_FAB_REMAP | SW_ENVMFABREMAPBASE | INIT[210:192] | 19'h00000 | INIT[5] | 1
CC_CONFIG | CC_CACHE_ENB | INIT[211:211] | 1'h0 | INIT[6] | 1
CC_CONFIG | CC_SBUS_WR_MODE | INIT[212:212] | 1'h0 | INIT[6] | 1
CC_CONFIG | CC_CACHE_LOCK | INIT[213:213] | 1'h0 | INIT[6] | 1
CC_CACHEREGION | CC_CACHE_REGION | INIT[217:214] | 4'h1 | INIT[7] | 1
CC_LOCKBASEADDR | CC_LOCK_BASEADD | INIT[236:218] | 19'h00000 | INIT[8] | 1
CC_FLUSHINDX | CC_FLUSH_INDEX | INIT[242:237] | 6'h00 | INIT[9] | 1
DDRB_BUF_TIMER | DDRB_TIMER | INIT[252:243] | 10'h3FF | INIT[10] | 1
DDRB_NB_ADR | DDRB_NB_ADDR | INIT[268:253] | 16'hA000 | INIT[11] | 1
DDRB_NB_SIZE | DDRB_NB_SZ | INIT[272:269] | 4'h1 | INIT[12] | 1
DDRB_CONFIG | DDRB_DS_WEN | INIT[273:273] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDRB_DS_REN | INIT[274:274] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDRB_HPD_WEN | INIT[275:275] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDRB_HPD_REN | INIT[276:276] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDRB_SW_WEN | INIT[277:277] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDRB_SW_REN | INIT[278:278] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDRB_IDC_EN | INIT[279:279] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDRB_BUF_SZ | INIT[280:280] | 1'h1 | INIT[13] | 1
DDRB_CONFIG | DDR_DS_MAP | INIT[284:281] | 4'h0 | INIT[13] | 1
DDRB_CONFIG | DDR_HPD_MAP | INIT[288:285] | 4'h0 | INIT[13] | 1
DDRB_CONFIG | DDR_SW_MAP | INIT[292:289] | 4'h0 | INIT[13] | 1
DDRB_CONFIG | DDR_IDC_MAP | INIT[296:293] | 4'h0 | INIT[13] | 1
EDAC_ENABLE | ESRAM0_EDAC_EN | INIT[297:297] | 1'h0 | INIT[14] | 1
EDAC_ENABLE | ESRAM1_EDAC_EN | INIT[298:298] | 1'h0 | INIT[14] | 1
EDAC_ENABLE | CC_EDAC_EN | INIT[299:299] | 1'h0 | INIT[14] | 1
EDAC_ENABLE | MAC_EDAC_TX_EN | INIT[300:300] | 1'h0 | INIT[14] | 1
EDAC_ENABLE | MAC_EDAC_RX_EN | INIT[301:301] | 1'h0 | INIT[14] | 1
EDAC_ENABLE | USB_EDAC_EN | INIT[302:302] | 1'h0 | INIT[14] | 1
EDAC_ENABLE | CAN_EDAC_EN | INIT[303:303] | 1'h0 | INIT[14] | 1
MASTER_WEIGHT_CONFIG0 | SW_WEIGHT_IC | INIT[308:304] | 5'h01 | INIT[15] | 1
MASTER_WEIGHT_CONFIG0 | SW_WEIGHT_S | INIT[313:309] | 5'h01 | INIT[15] | 1
MASTER_WEIGHT_CONFIG0 | SW_WEIGHT_GIGE | INIT[318:314] | 5'h01 | INIT[15] | 1
MASTER_WEIGHT_CONFIG0 | SW_WEIGHT_FAB_0 | INIT[323:319] | 5'h01 | INIT[15] | 1
MASTER_WEIGHT_CONFIG0 | SW_WEIGHT_FAB_1 | INIT[328:324] | 5'h01 | INIT[15] | 1
MASTER_WEIGHT_CONFIG0 | SW_WEIGHT_PDMA | INIT[333:329] | 5'h01 | INIT[15] | 1
MASTER_WEIGHT_CONFIG1 | SW_WEIGHT_HPDMA | INIT[338:334] | 5'h01 | INIT[16] | 1
MASTER_WEIGHT_CONFIG1 | SW_WEIGHT_USB | INIT[343:339] | 5'h01 | INIT[16] | 1
MASTER_WEIGHT_CONFIG1 | SW_WEIGHT_G | INIT[348:344] | 5'h01 | INIT[16] | 1
SOFT_INTERRUPT | SOFTINTERRUPT | INIT[349:349] | 1'h0 | INIT[17] | 1
SOFTRESET | ENVM0_SOFTRESET | INIT[350:350] | 1'h0 | INIT[18] | 1
SOFTRESET | ENVM1_SOFTRESET | INIT[351:351] | 1'h0 | INIT[19] | 1
SOFTRESET | ESRAM0_SOFTRESET | INIT[352:352] | 1'h0 | INIT[20] | 1
SOFTRESET | ESRAM1_SOFTRESET | INIT[353:353] | 1'h0 | INIT[21] | 1
SOFTRESET | MAC_SOFTRESET | INIT[354:354] | 1'h1 | INIT[22] | 1
SOFTRESET | PDMA_SOFTRESET | INIT[355:355] | 1'h0 | INIT[23] | 1
SOFTRESET | TIMER_SOFTRESET | INIT[356:356] | 1'h0 | INIT[24] | 1
SOFTRESET | MMUART0_SOFTRESET | INIT[357:357] | 1'h1 | INIT[25] | 1
SOFTRESET | MMUART1_SOFTRESET | INIT[358:358] | 1'h0 | INIT[26] | 1
SOFTRESET | G4SPI0_SOFTRESET | INIT[359:359] | 1'h0 | INIT[27] | 1
SOFTRESET | G4SPI1_SOFTRESET | INIT[360:360] | 1'h1 | INIT[28] | 1
SOFTRESET | I2C0_SOFTRESET | INIT[361:361] | 1'h1 | INIT[29] | 1
SOFTRESET | I2C1_SOFTRESET | INIT[362:362] | 1'h1 | INIT[30] | 1
SOFTRESET | CAN_SOFTRESET | INIT[363:363] | 1'h1 | INIT[31] | 1
SOFTRESET | USB_SOFTRESET | INIT[364:364] | 1'h0 | INIT[32] | 1
SOFTRESET | COMBLK_SOFTRESET | INIT[365:365] | 1'h0 | INIT[33] | 1
SOFTRESET | FPGA_SOFTRESET | INIT[366:366] | 1'h1 | INIT[34] | 1
SOFTRESET | HPDMA_SOFTRESET | INIT[367:367] | 1'h0 | INIT[35] | 1
SOFTRESET | FIC32_0_SOFTRESET | INIT[368:368] | 1'h0 | INIT[36] | 1
SOFTRESET | FIC32_1_SOFTRESET | INIT[369:369] | 1'h1 | INIT[37] | 1
SOFTRESET | MSS_GPIO_SOFTRESET | INIT[370:370] | 1'h0 | INIT[38] | 1
SOFTRESET | MSS_GPOUT_7_0_SOFT_RESET | INIT[371:371] | 1'h0 | INIT[39] | 1
SOFTRESET | MSS_GPOUT_15_8_SOFT_RESET | INIT[372:372] | 1'h0 | INIT[40] | 1
SOFTRESET | MSS_GPOUT_23_16_SOFT_RESET | INIT[373:373] | 1'h0 | INIT[41] | 1
SOFTRESET | MSS_GPOUT_31_24_SOFT_RESET | INIT[374:374] | 1'h0 | INIT[42] | 1
SOFTRESET | MDDR_CTLR_SOFTRESET | INIT[375:375] | 1'h1 | INIT[43] | 1
SOFTRESET | MDDR_FIC64_SOFTRESET | INIT[376:376] | 1'h1 | INIT[44] | 1
M3_CONFIG | STCALIB250 | INIT[402:377] | 26'h2000000 | INIT[45] | 1
M3_CONFIG | STCLK_DIVISOR | INIT[404:403] | 2'b11 | INIT[45] | 1
M3_CONFIG | M3_MPU_DISABLE | INIT[405:405] | 1'h0 | INIT[45] | 1
FAB_IF | FAB0_AHB_BYPASS | INIT[406:406] | 1'h0 | INIT[46] | 1
FAB_IF | FAB1_AHB_BYPASS | INIT[407:407] | 1'h0 | INIT[46] | 1
FAB_IF | FAB0_AHB_MODE | INIT[408:408] | 1'h0 | INIT[46] | 1
FAB_IF | FAB1_AHB_MODE | INIT[409:409] | 1'h0 | INIT[46] | 1
FAB_IF | SW_FIC_REG_SEL | INIT[415:410] | 6'h3C | INIT[46] | 1
LOOPBACK_CTRL | MSS_MMUARTLOOPBACK | INIT[416:416] | 1'h0 | INIT[47] | 1
LOOPBACK_CTRL | MSS_SPILOOPBACK | INIT[417:417] | 1'h0 | INIT[47] | 1
LOOPBACK_CTRL | MSS_I2CLOOPBACK | INIT[418:418] | 1'h0 | INIT[47] | 1
LOOPBACK_CTRL | MSS_GPIOLOOPBACK | INIT[419:419] | 1'h0 | INIT[47] | 1
GPIO_SYSRESET_SEL | MSS_GPIO_7_0_SYSRESET_SEL | INIT[420:420] | 1'h1 | INIT[48] | 1
GPIO_SYSRESET_SEL | MSS_GPIO_15_8_SYSRESET_SEL | INIT[421:421] | 1'h1 | INIT[48] | 1
GPIO_SYSRESET_SEL | MSS_GPIO_23_16_SYSRESET_SEL | INIT[422:422] | 1'h1 | INIT[48] | 1
GPIO_SYSRESET_SEL | MSS_GPIO_31_24_SYSRESET_SEL | INIT[423:423] | 1'h1 | INIT[48] | 1
GPIN_SRC_SEL | MSS_GPINSOURCE | INIT[455:424] | 32'h00000000 | INIT[49] | 1
MDDR_CONFIG | MDDR_CONFIG_LOCAL | INIT[456:456] | 1'h1 | INIT[50] | 1
MDDR_CONFIG | SDR_MODE | INIT[457:457] | 1'h0 | INIT[50] | 1
MDDR_CONFIG | F_AXI_AHB_MODE | INIT[458:458] | 1'h0 | INIT[50] | 1
MDDR_CONFIG | PHY_SELF_REF_EN | INIT[459:459] | 1'h0 | INIT[50] | 1
USB_IO_INPUT_SEL | USB_IO_INPUT_SEL | INIT[461:460] | 2'h1 | INIT[51] | 1
PERIPH_CLOCK_MUX_SEL | SPI0_SCK_FAB_SEL | INIT[462:462] | 1'h0 | INIT[52] | 1
PERIPH_CLOCK_MUX_SEL | SPI1_SCK_FAB_SEL | INIT[463:463] | 1'h0 | INIT[52] | 1
PERIPH_CLOCK_MUX_SEL | TRACECLK_DIV2_SEL | INIT[464:464] | 1'h0 | INIT[52] | 1
WDOGCONFIG | G4_TESTWDOGENABLE | INIT[465:465] | 1'h0 | INIT[53] | 1
WDOGCONFIG | G4_TESTWDOGMODE | INIT[466:466] | 1'h0 | INIT[53] | 1
MDDR_IO_CALIB | PCODE | INIT[472:467] | 6'h00 | INIT[54] | 1
MDDR_IO_CALIB | NCODE | INIT[478:473] | 6'h00 | INIT[54] | 1
MDDR_IO_CALIB | CALIB_TRIM | INIT[479:479] | 1'h0 | INIT[54] | 1
SPARE_OUT | MSS_SPARE_OUT | INIT[495:480] | 16'h0000 | INIT[55] | 1
EDAC_INT_ENABLE | ESRAM0_EDAC_1E_EN | INIT[496:496] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | ESRAM0_EDAC_2E_EN | INIT[497:497] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | ESRAM1_EDAC_1E_EN | INIT[498:498] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | ESRAM1_EDAC_2E_EN | INIT[499:499] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | CC_EDAC_1E_EN | INIT[500:500] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | CC_EDAC_2E_EN | INIT[501:501] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | MAC_EDAC_TX_1E_EN | INIT[502:502] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | MAC_EDAC_TX_2E_EN | INIT[503:503] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | MAC_EDAC_RX_1E_EN | INIT[504:504] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | MAC_EDAC_RX_2E_EN | INIT[505:505] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | USB_EDAC_1E_EN | INIT[506:506] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | USB_EDAC_2E_EN | INIT[507:507] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | CAN_EDAC_1E_EN | INIT[508:508] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | CAN_EDAC_2E_EN | INIT[509:509] | 1'h0 | INIT[56] | 1
EDAC_INT_ENABLE | MDDR_ECC_INT_EN | INIT[510:510] | 1'h1 | INIT[56] | 1
USB_CONFIG | USB_UTMI_SEL | INIT[511:511] | 1'h0 | INIT[57] | 1
USB_CONFIG | USB_DDR_SELECT | INIT[512:512] | 1'h0 | INIT[57] | 1
ESRAM_PIPELINE_CONFIG | ESRAM_PIPELINE_ENABLE | INIT[513:513] | 1'h1 | INIT[58] | 1
MSS_INTERRUPT_ENABLE | SW_INTERRUPT_EN | INIT[520:514] | 7'h7F | INIT[59] | 1
MSS_INTERRUPT_ENABLE | CC_INTERRUPT_EN | INIT[523:521] | 3'h7 | INIT[59] | 1
MSS_INTERRUPT_ENABLE | DDRB_INTERRUPT_EN | INIT[533:524] | 10'h3FF | INIT[59] | 1
RTC_WAKEUP_CONFIG | RTC_WAKEUP_M3_EN | INIT[534:534] | 1'h0 | INIT[60] | 1
RTC_WAKEUP_CONFIG | RTC_WAKEUP_FAB_EN | INIT[535:535] | 1'h0 | INIT[60] | 1
RTC_WAKEUP_CONFIG | RTC_WAKEUP_G4C_EN | INIT[536:536] | 1'h0 | INIT[60] | 1
MAC_CONFIG | ETH_LINE_SPEED | INIT[538:537] | 2'h0 | INIT[61] | 1
MAC_CONFIG | ETH_PHY_MODE | INIT[541:539] | 3'h0 | INIT[61] | 1
MAC_CONFIG | RGMII_TXC_DELAY_SEL | INIT[545:542] | 4'h0 | INIT[61] | 1
MSSDDR_PLL_STATUS_LOW | FACC_PLL_DIVR | INIT[551:546] | 6'h00 | INIT[62] | 1
MSSDDR_PLL_STATUS_LOW | FACC_PLL_DIVF | INIT[561:552] | 10'h007 | INIT[62] | 1
MSSDDR_PLL_STATUS_LOW | FACC_PLL_DIVQ | INIT[564:562] | 3'h3 | INIT[62] | 1
MSSDDR_PLL_STATUS_LOW | FACC_PLL_RANGE | INIT[568:565] | 4'hA | INIT[62] | 1
MSSDDR_PLL_STATUS_LOW | FACC_PLL_LOCKWIN | INIT[571:569] | 3'h4 | INIT[62] | 1
MSSDDR_PLL_STATUS_LOW | FACC_PLL_LOCKCNT | INIT[575:572] | 4'h0 | INIT[62] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_BYPASS | INIT[576:576] | 1'h0 | INIT[63] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_MODE_1V2 | INIT[577:577] | 1'h1 | INIT[63] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_MODE_3V3 | INIT[578:578] | 1'h1 | INIT[63] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_FSE | INIT[579:579] | 1'h1 | INIT[63] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_PD | INIT[580:580] | 1'h0 | INIT[63] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_SSE | INIT[581:581] | 1'h0 | INIT[63] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_SSMD | INIT[583:582] | 2'h0 | INIT[63] | 1
MSSDDR_PLL_STATUS_HIGH | FACC_PLL_SSMF | INIT[588:584] | 5'h00 | INIT[63] | 1
MSSDDR_FACC_CONFIG_1 | DIVISOR_A | INIT[590:589] | 2'h0 | INIT[64] | 1
MSSDDR_FACC_CONFIG_1 | APB0_DIVISOR | INIT[593:591] | 3'h0 | INIT[65] | 1
MSSDDR_FACC_CONFIG_1 | APB1_DIVISOR | INIT[596:594] | 3'h0 | INIT[66] | 1
MSSDDR_FACC_CONFIG_1 | DDR_CLK_EN | INIT[597:597] | 1'h0 | INIT[67] | 1
MSSDDR_FACC_CONFIG_1 | FCLK_DIVISOR | INIT[600:598] | 3'h0 | INIT[68] | 1
MSSDDR_FACC_CONFIG_1 | FACC_GLMUX_SEL | INIT[601:601] | 1'h0 | INIT[69] | 1
MSSDDR_FACC_CONFIG_1 | FIC32_0_DIVISOR | INIT[604:602] | 3'h0 | INIT[70] | 1
MSSDDR_FACC_CONFIG_1 | FIC32_1_DIVISOR | INIT[607:605] | 3'h0 | INIT[71] | 1
MSSDDR_FACC_CONFIG_1 | FIC64_DIVISOR | INIT[610:608] | 3'h0 | INIT[72] | 1
MSSDDR_FACC_CONFIG_1 | BASE_DIVISOR | INIT[613:611] | 3'h6 | INIT[73] | 1
MSSDDR_FACC_CONFIG_1 | PERSIST_CC | INIT[614:614] | 1'h1 | INIT[74] | 1
MSSDDR_FACC_CONFIG_1 | CONTROLLER_PLL_INIT | INIT[615:615] | 1'h1 | INIT[75] | 1
MSSDDR_FACC_CONFIG_1 | FACC_FAB_REF_SEL | INIT[616:616] | 1'h1 | INIT[76] | 1
MSSDDR_FACC_CONFIG_2 | RTC_CLK_SEL | INIT[618:617] | 2'h1 | INIT[77] | 1
MSSDDR_FACC_CONFIG_2 | FACC_SRC_SEL | INIT[621:619] | 3'h6 | INIT[78] | 1
MSSDDR_FACC_CONFIG_2 | FACC_PRE_SRC_SEL | INIT[622:622] | 1'h0 | INIT[79] | 1
MSSDDR_FACC_CONFIG_2 | FACC_STANDBY_SEL | INIT[625:623] | 3'h4 | INIT[80] | 1
MSSDDR_FACC_CONFIG_2 | MSS_25_50MHZ_EN | INIT[626:626] | 1'h1 | INIT[81] | 1
MSSDDR_FACC_CONFIG_2 | MSS_1MHZ_EN | INIT[627:627] | 1'h1 | INIT[82] | 1
MSSDDR_FACC_CONFIG_2 | MSS_CLK_ENVM_EN | INIT[628:628] | 1'h1 | INIT[83] | 1
MSSDDR_FACC_CONFIG_2 | MSS_XTAL_EN | INIT[629:629] | 1'h1 | INIT[84] | 1
MSSDDR_FACC_CONFIG_2 | MSS_XTAL_RTC_EN | INIT[630:630] | 1'h1 | INIT[85] | 1
PLL_LOCK_EN | MPLL_LOCK_EN | INIT[631:631] | 1'h0 | INIT[86] | 1
PLL_LOCK_EN | MPLL_LOCK_LOST_EN | INIT[632:632] | 1'h0 | INIT[86] | 1
PLL_LOCK_EN | FAB_PLL_LOCK_EN | INIT[633:633] | 1'h0 | INIT[86] | 1
PLL_LOCK_EN | FAB_PLL_LOCK_LOST_EN | INIT[634:634] | 1'h0 | INIT[86] | 1
MSSDDR_CLK_CALIB_CONFIG | FAB_CALIB_START | INIT[635:635] | 1'h0 | INIT[87] | 1
PLL_DELAY_LINE_SEL | PLL_REF_DEL_SEL | INIT[637:636] | 2'h0 | INIT[88] | 1
PLL_DELAY_LINE_SEL | PLL_FB_DEL_SEL | INIT[639:638] | 2'h0 | INIT[88] | 1
MAC_STAT_CLRONRD | MAC_STAT_CLRONRD | INIT[640:640] | 1'h1 | INIT[89] | 1
WDOGLOAD | G4_TESTWDOGLOAD | INIT[666:641] | 26'h1800000 | N/A | N/A
WDOGMVRP | G4_TESTWDOGMVRP | INIT[698:667] | 32'hFFFFFFFF | N/A | N/A
USERCONFIG0 | CONFIG_REG0 | INIT[730:699] | 32'h00000000 | N/A | N/A
USERCONFIG1 | CONFIG_REG1 | INIT[762:731] | 32'h00000000 | N/A | N/A
USERCONFIG2 | CONFIG_REG2 | INIT[794:763] | 32'h00000000 | N/A | N/A
USERCONFIG3 | CONFIG_REG3 | INIT[826:795] | 32'h00000000 | N/A | N/A
FAB_PROT_SIZE | SW_PROTREGIONSIZE | INIT[831:827] | 5'b11110 | N/A | N/A
FAB_PROT_BASE | SW_PROTREGIONBASE | INIT[863:832] | 32'h00000000 | N/A | N/A
MSS_GPIO_DEF | MSS_GPIO_7_0_DEF | INIT[864:864] | 1'h1 | N/A | N/A
MSS_GPIO_DEF | MSS_GPIO_15_8_DEF | INIT[865:865] | 1'h1 | N/A | N/A
MSS_GPIO_DEF | MSS_GPIO_23_16_DEF | INIT[866:866] | 1'h1 | N/A | N/A
MSS_GPIO_DEF | MSS_GPIO_31_24_DEF | INIT[867:867] | 1'h1 | N/A | N/A
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL0 | INIT[868:868] | 1'h0 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL1 | INIT[869:869] | 1'h0 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL2 | INIT[870:870] | 1'h0 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL3 | INIT[871:871] | 1'h0 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL4UPPER | INIT[872:872] | 1'h0 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL4MID | INIT[873:873] | 1'h1 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL4LOWER | INIT[874:874] | 1'h0 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL5UPPER | INIT[875:875] | 1'h0 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL5MID | INIT[876:876] | 1'h1 | INIT[90] | 1
IOMUXCELL_0_CONFIG | MSS_IOMUXSEL5LOWER | INIT[877:877] | 1'h0 | INIT[90] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL0 | INIT[878:878] | 1'h0 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL1 | INIT[879:879] | 1'h0 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL2 | INIT[880:880] | 1'h0 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL3 | INIT[881:881] | 1'h0 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL4UPPER | INIT[882:882] | 1'h0 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL4MID | INIT[883:883] | 1'h1 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL4LOWER | INIT[884:884] | 1'h1 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL5UPPER | INIT[885:885] | 1'h0 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL5MID | INIT[886:886] | 1'h1 | INIT[91] | 1
IOMUXCELL_1_CONFIG | MSS_IOMUXSEL5LOWER | INIT[887:887] | 1'h1 | INIT[91] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL0 | INIT[888:888] | 1'h0 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL1 | INIT[889:889] | 1'h0 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL2 | INIT[890:890] | 1'h0 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL3 | INIT[891:891] | 1'h0 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL4UPPER | INIT[892:892] | 1'h0 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL4MID | INIT[893:893] | 1'h1 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL4LOWER | INIT[894:894] | 1'h0 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL5UPPER | INIT[895:895] | 1'h0 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL5MID | INIT[896:896] | 1'h1 | INIT[92] | 1
IOMUXCELL_2_CONFIG | MSS_IOMUXSEL5LOWER | INIT[897:897] | 1'h0 | INIT[92] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL0 | INIT[898:898] | 1'h0 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL1 | INIT[899:899] | 1'h0 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL2 | INIT[900:900] | 1'h0 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL3 | INIT[901:901] | 1'h0 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL4UPPER | INIT[902:902] | 1'h0 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL4MID | INIT[903:903] | 1'h1 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL4LOWER | INIT[904:904] | 1'h1 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL5UPPER | INIT[905:905] | 1'h0 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL5MID | INIT[906:906] | 1'h1 | INIT[93] | 1
IOMUXCELL_3_CONFIG | MSS_IOMUXSEL5LOWER | INIT[907:907] | 1'h1 | INIT[93] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL0 | INIT[908:908] | 1'h0 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL1 | INIT[909:909] | 1'h0 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL2 | INIT[910:910] | 1'h0 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL3 | INIT[911:911] | 1'h0 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL4UPPER | INIT[912:912] | 1'h0 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL4MID | INIT[913:913] | 1'h1 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL4LOWER | INIT[914:914] | 1'h0 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL5UPPER | INIT[915:915] | 1'h0 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL5MID | INIT[916:916] | 1'h1 | INIT[94] | 1
IOMUXCELL_4_CONFIG | MSS_IOMUXSEL5LOWER | INIT[917:917] | 1'h0 | INIT[94] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL0 | INIT[918:918] | 1'h0 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL1 | INIT[919:919] | 1'h0 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL2 | INIT[920:920] | 1'h0 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL3 | INIT[921:921] | 1'h0 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL4UPPER | INIT[922:922] | 1'h0 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL4MID | INIT[923:923] | 1'h1 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL4LOWER | INIT[924:924] | 1'h0 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL5UPPER | INIT[925:925] | 1'h0 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL5MID | INIT[926:926] | 1'h1 | INIT[95] | 1
IOMUXCELL_5_CONFIG | MSS_IOMUXSEL5LOWER | INIT[927:927] | 1'h0 | INIT[95] | 1
IOMUXCELL_6_CONFIG | MSS_IOMUXSEL0 | INIT[928:928] | 1'h0 | INIT[96] | 1
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IOMUXCELL_21_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1082:1082] | 1'h0 | INIT[111] | 1
IOMUXCELL_21_CONFIG | MSS_IOMUXSEL4MID | INIT[1083:1083] | 1'h0 | INIT[111] | 1
IOMUXCELL_21_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1084:1084] | 1'h0 | INIT[111] | 1
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IOMUXCELL_22_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1095:1095] | 1'h0 | INIT[112] | 1
IOMUXCELL_22_CONFIG | MSS_IOMUXSEL5MID | INIT[1096:1096] | 1'h0 | INIT[112] | 1
IOMUXCELL_22_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1097:1097] | 1'h0 | INIT[112] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL0 | INIT[1098:1098] | 1'h0 | INIT[113] | 1
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IOMUXCELL_23_CONFIG | MSS_IOMUXSEL2 | INIT[1100:1100] | 1'h0 | INIT[113] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL3 | INIT[1101:1101] | 1'h0 | INIT[113] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1102:1102] | 1'h0 | INIT[113] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL4MID | INIT[1103:1103] | 1'h0 | INIT[113] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1104:1104] | 1'h0 | INIT[113] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1105:1105] | 1'h0 | INIT[113] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL5MID | INIT[1106:1106] | 1'h0 | INIT[113] | 1
IOMUXCELL_23_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1107:1107] | 1'h0 | INIT[113] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL0 | INIT[1108:1108] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL1 | INIT[1109:1109] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL2 | INIT[1110:1110] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL3 | INIT[1111:1111] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1112:1112] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL4MID | INIT[1113:1113] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1114:1114] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1115:1115] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL5MID | INIT[1116:1116] | 1'h0 | INIT[114] | 1
IOMUXCELL_24_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1117:1117] | 1'h0 | INIT[114] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL0 | INIT[1118:1118] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL1 | INIT[1119:1119] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL2 | INIT[1120:1120] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL3 | INIT[1121:1121] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1122:1122] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL4MID | INIT[1123:1123] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1124:1124] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1125:1125] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL5MID | INIT[1126:1126] | 1'h0 | INIT[115] | 1
IOMUXCELL_25_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1127:1127] | 1'h0 | INIT[115] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL0 | INIT[1128:1128] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL1 | INIT[1129:1129] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL2 | INIT[1130:1130] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL3 | INIT[1131:1131] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1132:1132] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL4MID | INIT[1133:1133] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1134:1134] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1135:1135] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL5MID | INIT[1136:1136] | 1'h0 | INIT[116] | 1
IOMUXCELL_26_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1137:1137] | 1'h0 | INIT[116] | 1
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IOMUXCELL_27_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1145:1145] | 1'h0 | INIT[117] | 1
IOMUXCELL_27_CONFIG | MSS_IOMUXSEL5MID | INIT[1146:1146] | 1'h0 | INIT[117] | 1
IOMUXCELL_27_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1147:1147] | 1'h0 | INIT[117] | 1
IOMUXCELL_28_CONFIG | MSS_IOMUXSEL0 | INIT[1148:1148] | 1'h0 | INIT[118] | 1
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IOMUXCELL_29_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1165:1165] | 1'h0 | INIT[119] | 1
IOMUXCELL_29_CONFIG | MSS_IOMUXSEL5MID | INIT[1166:1166] | 1'h0 | INIT[119] | 1
IOMUXCELL_29_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1167:1167] | 1'h0 | INIT[119] | 1
IOMUXCELL_30_CONFIG | MSS_IOMUXSEL0 | INIT[1168:1168] | 1'h0 | INIT[120] | 1
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IOMUXCELL_30_CONFIG | MSS_IOMUXSEL4MID | INIT[1173:1173] | 1'h0 | INIT[120] | 1
IOMUXCELL_30_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1174:1174] | 1'h0 | INIT[120] | 1
IOMUXCELL_30_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1175:1175] | 1'h0 | INIT[120] | 1
IOMUXCELL_30_CONFIG | MSS_IOMUXSEL5MID | INIT[1176:1176] | 1'h0 | INIT[120] | 1
IOMUXCELL_30_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1177:1177] | 1'h0 | INIT[120] | 1
IOMUXCELL_31_CONFIG | MSS_IOMUXSEL0 | INIT[1178:1178] | 1'h0 | INIT[121] | 1
IOMUXCELL_31_CONFIG | MSS_IOMUXSEL1 | INIT[1179:1179] | 1'h0 | INIT[121] | 1
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IOMUXCELL_31_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1182:1182] | 1'h0 | INIT[121] | 1
IOMUXCELL_31_CONFIG | MSS_IOMUXSEL4MID | INIT[1183:1183] | 1'h0 | INIT[121] | 1
IOMUXCELL_31_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1184:1184] | 1'h0 | INIT[121] | 1
IOMUXCELL_31_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1185:1185] | 1'h0 | INIT[121] | 1
IOMUXCELL_31_CONFIG | MSS_IOMUXSEL5MID | INIT[1186:1186] | 1'h0 | INIT[121] | 1
IOMUXCELL_31_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1187:1187] | 1'h0 | INIT[121] | 1
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IOMUXCELL_32_CONFIG | MSS_IOMUXSEL4MID | INIT[1193:1193] | 1'h0 | INIT[122] | 1
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IOMUXCELL_32_CONFIG | MSS_IOMUXSEL5MID | INIT[1196:1196] | 1'h0 | INIT[122] | 1
IOMUXCELL_32_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1197:1197] | 1'h0 | INIT[122] | 1
IOMUXCELL_33_CONFIG | MSS_IOMUXSEL0 | INIT[1198:1198] | 1'h0 | INIT[123] | 1
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IOMUXCELL_33_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1204:1204] | 1'h0 | INIT[123] | 1
IOMUXCELL_33_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1205:1205] | 1'h0 | INIT[123] | 1
IOMUXCELL_33_CONFIG | MSS_IOMUXSEL5MID | INIT[1206:1206] | 1'h0 | INIT[123] | 1
IOMUXCELL_33_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1207:1207] | 1'h0 | INIT[123] | 1
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IOMUXCELL_40_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1274:1274] | 1'h0 | INIT[130] | 1
IOMUXCELL_40_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1275:1275] | 1'h0 | INIT[130] | 1
IOMUXCELL_40_CONFIG | MSS_IOMUXSEL5MID | INIT[1276:1276] | 1'h0 | INIT[130] | 1
IOMUXCELL_40_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1277:1277] | 1'h0 | INIT[130] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL0 | INIT[1278:1278] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL1 | INIT[1279:1279] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL2 | INIT[1280:1280] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL3 | INIT[1281:1281] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1282:1282] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL4MID | INIT[1283:1283] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1284:1284] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1285:1285] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL5MID | INIT[1286:1286] | 1'h0 | INIT[131] | 1
IOMUXCELL_41_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1287:1287] | 1'h0 | INIT[131] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL0 | INIT[1288:1288] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL1 | INIT[1289:1289] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL2 | INIT[1290:1290] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL3 | INIT[1291:1291] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1292:1292] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL4MID | INIT[1293:1293] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1294:1294] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1295:1295] | 1'h1 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL5MID | INIT[1296:1296] | 1'h0 | INIT[132] | 1
IOMUXCELL_42_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1297:1297] | 1'h0 | INIT[132] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL0 | INIT[1298:1298] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL1 | INIT[1299:1299] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL2 | INIT[1300:1300] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL3 | INIT[1301:1301] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1302:1302] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL4MID | INIT[1303:1303] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1304:1304] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1305:1305] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL5MID | INIT[1306:1306] | 1'h0 | INIT[133] | 1
IOMUXCELL_43_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1307:1307] | 1'h0 | INIT[133] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL0 | INIT[1308:1308] | 1'h1 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL1 | INIT[1309:1309] | 1'h0 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL2 | INIT[1310:1310] | 1'h0 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL3 | INIT[1311:1311] | 1'h0 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1312:1312] | 1'h0 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL4MID | INIT[1313:1313] | 1'h1 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1314:1314] | 1'h1 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1315:1315] | 1'h0 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL5MID | INIT[1316:1316] | 1'h1 | INIT[134] | 1
IOMUXCELL_44_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1317:1317] | 1'h1 | INIT[134] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL0 | INIT[1318:1318] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL1 | INIT[1319:1319] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL2 | INIT[1320:1320] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL3 | INIT[1321:1321] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1322:1322] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL4MID | INIT[1323:1323] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1324:1324] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1325:1325] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL5MID | INIT[1326:1326] | 1'h0 | INIT[135] | 1
IOMUXCELL_45_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1327:1327] | 1'h0 | INIT[135] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL0 | INIT[1328:1328] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL1 | INIT[1329:1329] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL2 | INIT[1330:1330] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL3 | INIT[1331:1331] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1332:1332] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL4MID | INIT[1333:1333] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1334:1334] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1335:1335] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL5MID | INIT[1336:1336] | 1'h0 | INIT[136] | 1
IOMUXCELL_46_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1337:1337] | 1'h0 | INIT[136] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL0 | INIT[1338:1338] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL1 | INIT[1339:1339] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL2 | INIT[1340:1340] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL3 | INIT[1341:1341] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1342:1342] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL4MID | INIT[1343:1343] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1344:1344] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1345:1345] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL5MID | INIT[1346:1346] | 1'h0 | INIT[137] | 1
IOMUXCELL_47_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1347:1347] | 1'h0 | INIT[137] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL0 | INIT[1348:1348] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL1 | INIT[1349:1349] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL2 | INIT[1350:1350] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL3 | INIT[1351:1351] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1352:1352] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL4MID | INIT[1353:1353] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1354:1354] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1355:1355] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL5MID | INIT[1356:1356] | 1'h0 | INIT[138] | 1
IOMUXCELL_48_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1357:1357] | 1'h0 | INIT[138] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL0 | INIT[1358:1358] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL1 | INIT[1359:1359] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL2 | INIT[1360:1360] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL3 | INIT[1361:1361] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1362:1362] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL4MID | INIT[1363:1363] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1364:1364] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1365:1365] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL5MID | INIT[1366:1366] | 1'h0 | INIT[139] | 1
IOMUXCELL_49_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1367:1367] | 1'h0 | INIT[139] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL0 | INIT[1368:1368] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL1 | INIT[1369:1369] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL2 | INIT[1370:1370] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL3 | INIT[1371:1371] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1372:1372] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL4MID | INIT[1373:1373] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1374:1374] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1375:1375] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL5MID | INIT[1376:1376] | 1'h0 | INIT[140] | 1
IOMUXCELL_50_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1377:1377] | 1'h0 | INIT[140] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL0 | INIT[1378:1378] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL1 | INIT[1379:1379] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL2 | INIT[1380:1380] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL3 | INIT[1381:1381] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1382:1382] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL4MID | INIT[1383:1383] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1384:1384] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1385:1385] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL5MID | INIT[1386:1386] | 1'h0 | INIT[141] | 1
IOMUXCELL_51_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1387:1387] | 1'h0 | INIT[141] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL0 | INIT[1388:1388] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL1 | INIT[1389:1389] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL2 | INIT[1390:1390] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL3 | INIT[1391:1391] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1392:1392] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL4MID | INIT[1393:1393] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1394:1394] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1395:1395] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL5MID | INIT[1396:1396] | 1'h0 | INIT[142] | 1
IOMUXCELL_52_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1397:1397] | 1'h0 | INIT[142] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL0 | INIT[1398:1398] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL1 | INIT[1399:1399] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL2 | INIT[1400:1400] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL3 | INIT[1401:1401] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1402:1402] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL4MID | INIT[1403:1403] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1404:1404] | 1'h1 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1405:1405] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL5MID | INIT[1406:1406] | 1'h0 | INIT[143] | 1
IOMUXCELL_53_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1407:1407] | 1'h1 | INIT[143] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL0 | INIT[1408:1408] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL1 | INIT[1409:1409] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL2 | INIT[1410:1410] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL3 | INIT[1411:1411] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1412:1412] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL4MID | INIT[1413:1413] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1414:1414] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1415:1415] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL5MID | INIT[1416:1416] | 1'h0 | INIT[144] | 1
IOMUXCELL_54_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1417:1417] | 1'h0 | INIT[144] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL0 | INIT[1418:1418] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL1 | INIT[1419:1419] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL2 | INIT[1420:1420] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL3 | INIT[1421:1421] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1422:1422] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL4MID | INIT[1423:1423] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1424:1424] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1425:1425] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL5MID | INIT[1426:1426] | 1'h0 | INIT[145] | 1
IOMUXCELL_55_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1427:1427] | 1'h0 | INIT[145] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL0 | INIT[1428:1428] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL1 | INIT[1429:1429] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL2 | INIT[1430:1430] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL3 | INIT[1431:1431] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL4UPPER | INIT[1432:1432] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL4MID | INIT[1433:1433] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL4LOWER | INIT[1434:1434] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL5UPPER | INIT[1435:1435] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL5MID | INIT[1436:1436] | 1'h0 | INIT[146] | 1
IOMUXCELL_56_CONFIG | MSS_IOMUXSEL5LOWER | INIT[1437:1437] | 1'h0 | INIT[146] | 1

(*) Lock Value = 0, disables modification of the Register field.

## SERDES_IF2 ( Unused )

Register | Field | INIT | Value | Lock INIT | Lock Value(*)
--- | --- | --- | --- | --- | ---
SER_PLL_CONFIG_LOW | PLL_REF_DIVISOR | INIT[135:130] | 6'h1 | INIT[0] | 1
SER_PLL_CONFIG_LOW | PLL_FEEDBACK_DIVISOR | INIT[145:136] | 10'h2 | INIT[1] | 1
SER_PLL_CONFIG_LOW | PLL_OUTPUT_DIVISOR | INIT[148:146] | 3'h2 | INIT[2] | 1
SER_PLL_CONFIG_HIGH | PLL_FILTER_RANGE | INIT[152:149] | 4'h9 | INIT[3] | 1
SER_PLL_CONFIG_HIGH | PLL_LOCKWIN | INIT[155:153] | 3'h0 | INIT[4] | 1
SER_PLL_CONFIG_HIGH | PLL_LOCKCNT | INIT[159:156] | 4'hF | INIT[5] | 1
SER_PLL_CONFIG_HIGH | PLL_RESET | INIT[160:160] | 1'h1 | INIT[6] | 1
SER_PLL_CONFIG_HIGH | PLL_BYPASS | INIT[161:161] | 1'h1 | INIT[7] | 1
SER_PLL_CONFIG_HIGH | PLL_MODE_1V2 | INIT[162:162] | 1'h1 | INIT[8] | 1
SER_PLL_CONFIG_HIGH | PLL_MODE_3V3 | INIT[163:163] | 1'h1 | INIT[9] | 1
SER_PLL_CONFIG_HIGH | PLL_FSE | INIT[164:164] | 1'h0 | INIT[10] | 1
SER_PLL_CONFIG_HIGH | PLL_PD | INIT[165:165] | 1'h0 | INIT[11] | 1
SERDESIF_SOFT_RESET | PCIE_CTLR_SOFTRESET | INIT[166:166] | 1'h1 | INIT[12] | 1
SERDESIF_SOFT_RESET | XAUI_CTRL_SOFTRESET | INIT[167:167] | 1'h1 | INIT[13] | 1
SERDESIF_SOFT_RESET | SERDES_LANE0_SOFTRESET | INIT[168:168] | 1'h1 | INIT[14] | 1
SERDESIF_SOFT_RESET | SERDES_LANE1_SOFTRESET | INIT[169:169] | 1'h1 | INIT[15] | 1
SERDESIF_SOFT_RESET | SERDES_LANE2_SOFTRESET | INIT[170:170] | 1'h1 | INIT[16] | 1
SERDESIF_SOFT_RESET | SERDES_LANE3_SOFTRESET | INIT[171:171] | 1'h1 | INIT[17] | 1
SERDESIF_SOFT_RESET | PCIE2_CTLR_SOFTRESET | INIT[172:172] | 1'h1 | INIT[18] | 1
SERDESIF_SOFT_RESET | PCIE_CTRL_CFGRESET | INIT[173:173] | 1'h0 | INIT[19] | 1
SERDESIF_SOFT_RESET | PCIE2_CTRL_CFGRESET | INIT[174:174] | 1'h0 | INIT[20] | 1
SERDESIF_SOFT_RESET | AXI_SOFTRESET | INIT[175:175] | 1'h0 | INIT[21] | 1
SERDESIF_SOFT_RESET | AXI2_SOFTRESET | INIT[176:176] | 1'h0 | INIT[22] | 1
SER_INTERRUPT_ENABLE | SPLL_LOCK_INT_ENABLE | INIT[177:177] | 1'h0 | INIT[23] | 1
SER_INTERRUPT_ENABLE | SPLL_LOCKLOST_INT_ENABLE | INIT[178:178] | 1'h0 | INIT[23] | 1
SER_INTERRUPT_ENABLE | FPLL_LOCK_INT_ENABLE | INIT[179:179] | 1'h0 | INIT[23] | 1
SER_INTERRUPT_ENABLE | FPLL_LOCKLOST_INT_ENABLE | INIT[180:180] | 1'h0 | INIT[23] | 1
CONFIG_AXI_AHB_BRIDGE | CFGR_AXI_AHB_MASTER | INIT[181:181] | 1'h1 | INIT[24] | 1
CONFIG_AXI_AHB_BRIDGE | CFGR_AXI_AHB_SLAVE | INIT[182:182] | 1'h1 | INIT[25] | 1
CONFIG_ECC_INTR_ENABLE | CFGR_PCIE_ECC_EN | INIT[185:183] | 3'h7 | INIT[26] | 1
CONFIG_ECC_INTR_ENABLE | CFGR_PCIE_ECC_INTR_EN | INIT[189:186] | 4'h7 | INIT[27] | 1
CONFIG_TEST_IN | CONFIG_TEST_IN | INIT[221:190] | 32'h0 | INIT[28] | 1
TEST_OUT_READ_ADDR | TEST_OUT_READ_ADDR | INIT[226:222] | 5'h0 | INIT[29] | 1
CONFIG_PCIE_PM | CFGR_SLOT_CONFIG | INIT[227:227] | 1'h0 | INIT[30] | 1
CONFIG_PCIE_PM | CFGR_PM_AUX_PWR | INIT[228:228] | 1'h0 | INIT[31] | 1
CONFIG_PCIE_PM | CFGR_L2_P2_ENABLE | INIT[229:229] | 1'h0 | INIT[32] | 1
CONFIG_PCIE_PM | CFGR_TX_SWING | INIT[230:230] | 1'h0 | INIT[33] | 1
CONFIG_PHY_MODE_0 | CONFIG_PHY_MODE | INIT[246:231] | 16'h0 | INIT[34] | 1
CONFIG_PHY_MODE_1 | CONFIG_EPCS_SEL | INIT[250:247] | 4'h0 | INIT[35] | 1
CONFIG_PHY_MODE_1 | CONFIG_LINKK2LANE | INIT[254:251] | 4'hF | INIT[36] | 1
CONFIG_PHY_MODE_1 | CONFIG_REG_LANE_SEL | INIT[258:255] | 4'hF | INIT[37] | 1
CONFIG_PHY_MODE_2 | CONFIG_REXT_SEL | INIT[266:259] | 8'h0 | INIT[38] | 1
CONFIG_PCIE_0 | PCIE_VENDOR_ID | INIT[282:267] | 16'h0 | INIT[39] | 1
CONFIG_PCIE_0 | PCIE_DEVICE_ID | INIT[298:283] | 16'h0 | INIT[40] | 1
CONFIG_PCIE_1 | PCIE_SUB_VENDOR_ID | INIT[314:299] | 16'h0 | INIT[41] | 1
CONFIG_PCIE_1 | PCIE_SUB_DEVICE_ID | INIT[330:315] | 16'h0 | INIT[42] | 1
CONFIG_PCIE_2 | PCIE_REV_ID | INIT[346:331] | 16'h0 | INIT[43] | 1
CONFIG_PCIE_2 | PCIE_CLASS_CODE | INIT[362:347] | 16'h0 | INIT[44] | 1
CONFIG_PCIE_3 | K_BRIDGE_SPEED | INIT[363:363] | 1'h0 | INIT[45] | 1
CONFIG_PCIE_3 | K_BRIDGE_EMPH | INIT[364:364] | 1'h0 | INIT[46] | 1
CONFIG_PCIE_3 | K_BRIDGE_SPEC_REV | INIT[366:365] | 2'h0 | INIT[47] | 1
CONFIG_BAR_SIZE_0_1 | CONFIG_BAR_CONTROL_0 | INIT[370:367] | 4'h0 | INIT[48] | 1
CONFIG_BAR_SIZE_0_1 | CONFIG_BAR_SIZE_0 | INIT[375:371] | 5'h0 | INIT[49] | 1
CONFIG_BAR_SIZE_0_1 | CONFIG_BAR_CONTROL_1 | INIT[379:376] | 4'h0 | INIT[50] | 1
CONFIG_BAR_SIZE_0_1 | CONFIG_BAR_SIZE_1 | INIT[384:380] | 5'h0 | INIT[51] | 1
CONFIG_BAR_SIZE_2_3 | CONFIG_BAR_CONTROL_2 | INIT[388:385] | 4'h0 | INIT[52] | 1
CONFIG_BAR_SIZE_2_3 | CONFIG_BAR_SIZE_2 | INIT[393:389] | 5'h0 | INIT[53] | 1
CONFIG_BAR_SIZE_2_3 | CONFIG_BAR_CONTROL_3 | INIT[397:394] | 4'h0 | INIT[54] | 1
CONFIG_BAR_SIZE_2_3 | CONFIG_BAR_SIZE_3 | INIT[402:398] | 5'h0 | INIT[55] | 1
CONFIG_BAR_SIZE_3_4 | CONFIG_BAR_CONTROL_4 | INIT[406:403] | 4'h0 | INIT[56] | 1
CONFIG_BAR_SIZE_3_4 | CONFIG_BAR_SIZE_4 | INIT[411:407] | 5'h0 | INIT[57] | 1
CONFIG_BAR_SIZE_3_4 | CONFIG_BAR_CONTROL_5 | INIT[415:412] | 4'h0 | INIT[58] | 1
CONFIG_BAR_SIZE_3_4 | CONFIG_BAR_SIZE_5 | INIT[420:416] | 5'h0 | INIT[59] | 1
REFCLK_SEL | LANE01_REFCLK_SEL | INIT[422:421] | 2'h0 | INIT[60] | 1
REFCLK_SEL | LANE23_REFCLK_SEL | INIT[424:423] | 2'h0 | INIT[61] | 1
REFCLK_SEL | LANE1_REFCLK_SEL | INIT[426:425] | 2'h0 | INIT[62] | 1
REFCLK_SEL | LANE3_REFCLK_SEL | INIT[428:427] | 2'h0 | INIT[63] | 1
PCLK_SEL | PCIE_CORECLK_SEL | INIT[430:429] | 2'h0 | INIT[64] | 1
PCLK_SEL | PIPE_PCLKIN_LANE01_SEL | INIT[432:431] | 2'h0 | INIT[65] | 1
PCLK_SEL | PIPE_PCLKIN_LANE23_SEL | INIT[434:433] | 2'h0 | INIT[66] | 1
PCLK_SEL | PCIE2_CORECLK_SEL | INIT[436:435] | 2'h0 | INIT[67] | 1
PCLK_SEL | PIPE_PCLKIN_LANE1_SEL | INIT[438:437] | 2'h0 | INIT[68] | 1
PCLK_SEL | PIPE_PCLKIN_LANE3_SEL | INIT[440:439] | 2'h0 | INIT[69] | 1
PMAREG_RESET | PMAREG_RSTN | INIT[444:441] | 4'hf | INIT[70] | 1
SERDES_FATC_RESET | FATC_RESET | INIT[445:445] | 1'h1 | INIT[71] | 1
RC_OSC_SPLL_REFCLK_SEL | RC_OSC_REFCLK_SEL | INIT[446:446] | 1'h1 | INIT[72] | 1
SPREAD_SPECTRUM_CLK | PLL_SERDESIF_SSE | INIT[447:447] | 1'h0 | INIT[73] | 1
SPREAD_SPECTRUM_CLK | PLL_SERDESIF_SSMD | INIT[449:448] | 2'h0 | INIT[74] | 1
SPREAD_SPECTRUM_CLK | PLL_SERDESIF_SSMF | INIT[454:450] | 5'h0 | INIT[75] | 1
CONF_AXI_MSTR_WNDW_0 | CONF_AXI_MSTR_WNDW_0 | INIT[486:455] | 32'h0 | INIT[76] | 1
CONF_AXI_MSTR_WNDW_1 | CONF_AXI_MSTR_WNDW_1 | INIT[518:487] | 32'h0 | INIT[77] | 1
CONF_AXI_MSTR_WNDW_2 | CONF_AXI_MSTR_WNDW_2 | INIT[550:519] | 32'h0 | INIT[78] | 1
CONF_AXI_MSTR_WNDW_3 | CONF_AXI_MSTR_WNDW_3 | INIT[554:551] | 4'h0 | INIT[79] | 1
CONF_AXI_SLV_WNDW_0 | CONF_AXI_SLV_WNDW_0 | INIT[586:555] | 32'h0 | INIT[80] | 1
CONF_AXI_SLV_WNDW_1 | CONF_AXI_SLV_WNDW_1 | INIT[618:587] | 32'h0 | INIT[81] | 1
CONF_AXI_SLV_WNDW_2 | CONF_AXI_SLV_WNDW_2 | INIT[650:619] | 32'h0 | INIT[82] | 1
CONF_AXI_SLV_WNDW_3 | CONF_AXI_SLV_WNDW_3 | INIT[653:651] | 3'h0 | INIT[83] | 1
DESKEW_CONFIG | DESKEW_PLL_REF_CLK | INIT[655:654] | 2'h0 | INIT[84] | 1
DESKEW_CONFIG | DESKEW_PLL_FDB_CLK | INIT[657:656] | 2'h0 | INIT[85] | 1
DEBUG_MODE_KEY | DEBUG_MODE_KEY | INIT[665:658] | 8'h0 | INIT[86] | 1
DEBUG_MODE_KEY | DEBUG_SELECT | INIT[666:666] | 1'h0 | INIT[86] | 1
IDDQ | IDDQ | INIT[670:667] | 4'hf | INIT[87] | 1
ADVCONFIG | K_BRIDGE_MODE | INIT[671:671] | 1'h0 | INIT[88] | 1
ADVCONFIG | K_BRIDGE_ADDR_DEC | INIT[672:672] | 1'h0 | INIT[88] | 1
ADVCONFIG | K_INFER_ELEC_IDLE | INIT[673:673] | 1'h0 | INIT[88] | 1
ADVCONFIG | DISABLE_PCIE_RESET | INIT[674:674] | 1'h0 | INIT[88] | 1
ADVCONFIG | DISABLE_PIPE_RESET | INIT[675:675] | 1'h0 | INIT[88] | 1
ADVCONFIG | ENABLE_PERSTN_SUPPORT | INIT[676:676] | 1'h0 | INIT[88] | 1
ADVCONFIG | PCIE_CONFIG_NOSTALL | INIT[677:677] | 1'h0 | INIT[88] | 1
ENHANCEMENT | ENABLE_DUAL_PCI | INIT[678:678] | 1'h0 | INIT[89] | 1
ENHANCEMENT | CONFIG_DUAL_LINK2LANE0 | INIT[680:679] | 2'h0 | INIT[89] | 1
ENHANCEMENT | CONFIG_DUAL_LINK2LANE1 | INIT[682:681] | 2'h0 | INIT[89] | 1
ENHANCEMENT | CONFIG_DUAL_LINK2LANE2 | INIT[684:683] | 2'h0 | INIT[89] | 1
ENHANCEMENT | CONFIG_DUAL_LINK2LANE3 | INIT[686:685] | 2'h0 | INIT[89] | 1
ENHANCEMENT | XGXS_INTERNAL_RESET | INIT[687:687] | 1'h0 | INIT[89] | 1
ENHANCEMENT | EPCS_RXSKIP_ENABLE | INIT[688:688] | 1'h0 | INIT[89] | 1
ENHANCEMENT | RESERVED3 | INIT[689:689] | 1'h0 | INIT[89] | 1
CONFIG2_AXI_AHB_BRIDGE | CFGR2_AXI_AHB_MASTER | INIT[690:690] | 1'h1 | INIT[90] | 1
CONFIG2_AXI_AHB_BRIDGE | CFGR2_AXI_AHB_SLAVE | INIT[691:691] | 1'h1 | INIT[91] | 1
CONFIG2_ECC_INTR_ENABLE | CFGR2_PCIE_ECC_EN | INIT[694:692] | 3'h7 | INIT[92] | 1
CONFIG2_ECC_INTR_ENABLE | CFGR2_PCIE_ECC_INTR_EN | INIT[698:695] | 4'h7 | INIT[93] | 1
CONFIG2_TEST_IN | CONFIG2_TEST_IN | INIT[730:699] | 32'h0 | INIT[94] | 1
TEST2_OUT_READ_ADDR | TEST2_OUT_READ_ADDR | INIT[735:731] | 5'h0 | INIT[95] | 1
CONFIG2_PCIE_PM | CFGR2_SLOT_CONFIG | INIT[736:736] | 1'h0 | INIT[96] | 1
CONFIG2_PCIE_PM | CFGR2_PM_AUX_PWR | INIT[737:737] | 1'h0 | INIT[97] | 1
CONFIG2_PCIE_PM | CFGR2_L2_P2_ENABLE | INIT[738:738] | 1'h0 | INIT[98] | 1
CONFIG2_PCIE_PM | CFGR2_TX_SWING | INIT[739:739] | 1'h0 | INIT[99] | 1
CONFIG2_PCIE_0 | PCIE2_VENDOR_ID | INIT[755:740] | 16'h0 | INIT[100] | 1
CONFIG2_PCIE_0 | PCIE2_DEVICE_ID | INIT[771:756] | 16'h0 | INIT[101] | 1
CONFIG2_PCIE_1 | PCIE2_SUB_VENDOR_ID | INIT[787:772] | 16'h0 | INIT[102] | 1
CONFIG2_PCIE_1 | PCIE2_SUB_DEVICE_ID | INIT[803:788] | 16'h0 | INIT[103] | 1
CONFIG2_PCIE_2 | PCIE2_REV_ID | INIT[819:804] | 16'h0 | INIT[104] | 1
CONFIG2_PCIE_2 | PCIE2_CLASS_CODE | INIT[835:820] | 16'h0 | INIT[105] | 1
CONFIG2_PCIE_3 | K2_BRIDGE_SPEED | INIT[836:836] | 1'h0 | INIT[106] | 1
CONFIG2_PCIE_3 | K2_BRIDGE_EMPH | INIT[837:837] | 1'h0 | INIT[107] | 1
CONFIG2_PCIE_3 | K2_BRIDGE_SPEC_REV | INIT[839:838] | 2'h0 | INIT[108] | 1
CONFIG2_BAR_SIZE_0_1 | CONFIG2_BAR_CONTROL_0 | INIT[843:840] | 4'h0 | INIT[109] | 1
CONFIG2_BAR_SIZE_0_1 | CONFIG2_BAR_SIZE_0 | INIT[848:844] | 5'h0 | INIT[110] | 1
CONFIG2_BAR_SIZE_0_1 | CONFIG2_BAR_CONTROL_1 | INIT[852:849] | 4'h0 | INIT[111] | 1
CONFIG2_BAR_SIZE_0_1 | CONFIG2_BAR_SIZE_1 | INIT[857:853] | 5'h0 | INIT[112] | 1
CONFIG2_BAR_SIZE_2_3 | CONFIG2_BAR_CONTROL_2 | INIT[861:858] | 4'h0 | INIT[113] | 1
CONFIG2_BAR_SIZE_2_3 | CONFIG2_BAR_SIZE_2 | INIT[866:862] | 5'h0 | INIT[114] | 1
CONFIG2_BAR_SIZE_2_3 | CONFIG2_BAR_CONTROL_3 | INIT[870:867] | 4'h0 | INIT[115] | 1
CONFIG2_BAR_SIZE_2_3 | CONFIG2_BAR_SIZE_3 | INIT[875:871] | 5'h0 | INIT[116] | 1
CONFIG2_BAR_SIZE_3_4 | CONFIG2_BAR_CONTROL_4 | INIT[879:876] | 4'h0 | INIT[117] | 1
CONFIG2_BAR_SIZE_3_4 | CONFIG2_BAR_SIZE_4 | INIT[884:880] | 5'h0 | INIT[118] | 1
CONFIG2_BAR_SIZE_3_4 | CONFIG2_BAR_CONTROL_5 | INIT[888:885] | 4'h0 | INIT[119] | 1
CONFIG2_BAR_SIZE_3_4 | CONFIG2_BAR_SIZE_5 | INIT[893:889] | 5'h0 | INIT[120] | 1
CONF2_AXI_MSTR_WNDW_0 | CONF2_AXI_MSTR_WNDW_0 | INIT[925:894] | 32'h0 | INIT[121] | 1
CONF2_AXI_MSTR_WNDW_1 | CONF2_AXI_MSTR_WNDW_1 | INIT[957:926] | 32'h0 | INIT[122] | 1
CONF2_AXI_MSTR_WNDW_2 | CONF2_AXI_MSTR_WNDW_2 | INIT[989:958] | 32'h0 | INIT[123] | 1
CONF2_AXI_MSTR_WNDW_3 | CONF2_AXI_MSTR_WNDW_3 | INIT[993:990] | 4'h0 | INIT[124] | 1
CONF2_AXI_SLV_WNDW_0 | CONF2_AXI_SLV_WNDW_0 | INIT[1025:994] | 32'h0 | INIT[125] | 1
CONF2_AXI_SLV_WNDW_1 | CONF2_AXI_SLV_WNDW_1 | INIT[1057:1026] | 32'h0 | INIT[126] | 1
CONF2_AXI_SLV_WNDW_2 | CONF2_AXI_SLV_WNDW_2 | INIT[1089:1058] | 32'h0 | INIT[127] | 1
CONF2_AXI_SLV_WNDW_3 | CONF2_AXI_SLV_WNDW_3 | INIT[1092:1090] | 3'h0 | INIT[128] | 1
ADVCONFIG2 | K2_BRIDGE_MODE | INIT[1093:1093] | 1'h0 | INIT[129] | 1
ADVCONFIG2 | K2_BRIDGE_ADDR_DEC | INIT[1094:1094] | 1'h0 | INIT[129] | 1
ADVCONFIG2 | K2_INFER_ELEC_IDLE | INIT[1095:1095] | 1'h0 | INIT[129] | 1
ADVCONFIG2 | DISABLE2_PCIE_RESET | INIT[1096:1096] | 1'h0 | INIT[129] | 1
ADVCONFIG2 | DISABLE2_PIPE_RESET | INIT[1097:1097] | 1'h0 | INIT[129] | 1
ADVCONFIG2 | ENABLE2_PERSTN_SUPPORT | INIT[1098:1098] | 1'h0 | INIT[129] | 1
ADVCONFIG2 | PCIE2_CONFIG_NOSTALL | INIT[1099:1099] | 1'h0 | INIT[129] | 1

(*) Lock Value = 0, disables modification of the Register field.

## demo_0/demo_MSS_0/MSS_ADLIB_INST/INST_MSS_075_IP ( Security Settings )

Register | Field | ACT_UBITS | Value | Lock ACT_UBITS | Lock Value(*)
--- | --- | --- | --- | --- | ---
MM0_1_2_MS0_ALLOWED_R | MM0_1_2_MS0_ALLOWED_R | ACT_UBITS[0:0] | 1'h1 | N/A | N/A
MM0_1_2_MS1_ALLOWED_R | MM0_1_2_MS1_ALLOWED_R | ACT_UBITS[1:1] | 1'h1 | N/A | N/A
MM0_1_2_MS2_ALLOWED_R | MM0_1_2_MS2_ALLOWED_R | ACT_UBITS[2:2] | 1'h1 | N/A | N/A
MM0_1_2_MS3_ALLOWED_R | MM0_1_2_MS3_ALLOWED_R | ACT_UBITS[3:3] | 1'h1 | N/A | N/A
MM0_1_2_MS6_ALLOWED_R | MM0_1_2_MS6_ALLOWED_R | ACT_UBITS[4:4] | 1'h1 | N/A | N/A
MM0_1_2_MS0_ALLOWED_W | MM0_1_2_MS0_ALLOWED_W | ACT_UBITS[5:5] | 1'h1 | N/A | N/A
MM0_1_2_MS1_ALLOWED_W | MM0_1_2_MS1_ALLOWED_W | ACT_UBITS[6:6] | 1'h1 | N/A | N/A
MM0_1_2_MS2_ALLOWED_W | MM0_1_2_MS2_ALLOWED_W | ACT_UBITS[7:7] | 1'h1 | N/A | N/A
MM0_1_2_MS3_ALLOWED_W | MM0_1_2_MS3_ALLOWED_W | ACT_UBITS[8:8] | 1'h1 | N/A | N/A
MM0_1_2_MS6_ALLOWED_W | MM0_1_2_MS6_ALLOWED_W | ACT_UBITS[9:9] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS0_ALLOWED_R | MM4_5_FIC64_MS0_ALLOWED_R | ACT_UBITS[10:10] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS1_ALLOWED_R | MM4_5_FIC64_MS1_ALLOWED_R | ACT_UBITS[11:11] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS2_ALLOWED_R | MM4_5_FIC64_MS2_ALLOWED_R | ACT_UBITS[12:12] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS3_ALLOWED_R | MM4_5_FIC64_MS3_ALLOWED_R | ACT_UBITS[13:13] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS6_ALLOWED_R | MM4_5_FIC64_MS6_ALLOWED_R | ACT_UBITS[14:14] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS0_ALLOWED_W | MM4_5_FIC64_MS0_ALLOWED_W | ACT_UBITS[15:15] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS1_ALLOWED_W | MM4_5_FIC64_MS1_ALLOWED_W | ACT_UBITS[16:16] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS2_ALLOWED_W | MM4_5_FIC64_MS2_ALLOWED_W | ACT_UBITS[17:17] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS3_ALLOWED_W | MM4_5_FIC64_MS3_ALLOWED_W | ACT_UBITS[18:18] | 1'h1 | N/A | N/A
MM4_5_FIC64_MS6_ALLOWED_W | MM4_5_FIC64_MS6_ALLOWED_W | ACT_UBITS[19:19] | 1'h1 | N/A | N/A
MM3_6_7_8_MS0_ALLOWED_R | MM3_6_7_8_MS0_ALLOWED_R | ACT_UBITS[20:20] | 1'h1 | N/A | N/A
MM3_6_7_8_MS1_ALLOWED_R | MM3_6_7_8_MS1_ALLOWED_R | ACT_UBITS[21:21] | 1'h1 | N/A | N/A
MM3_6_7_8_MS2_ALLOWED_R | MM3_6_7_8_MS2_ALLOWED_R | ACT_UBITS[22:22] | 1'h1 | N/A | N/A
MM3_6_7_8_MS3_ALLOWED_R | MM3_6_7_8_MS3_ALLOWED_R | ACT_UBITS[23:23] | 1'h1 | N/A | N/A
MM3_6_7_8_MS6_ALLOWED_R | MM3_6_7_8_MS6_ALLOWED_R | ACT_UBITS[24:24] | 1'h1 | N/A | N/A
MM3_6_7_8_MS0_ALLOWED_W | MM3_6_7_8_MS0_ALLOWED_W | ACT_UBITS[25:25] | 1'h1 | N/A | N/A
MM3_6_7_8_MS1_ALLOWED_W | MM3_6_7_8_MS1_ALLOWED_W | ACT_UBITS[26:26] | 1'h1 | N/A | N/A
MM3_6_7_8_MS2_ALLOWED_W | MM3_6_7_8_MS2_ALLOWED_W | ACT_UBITS[27:27] | 1'h1 | N/A | N/A
MM3_6_7_8_MS3_ALLOWED_W | MM3_6_7_8_MS3_ALLOWED_W | ACT_UBITS[28:28] | 1'h1 | N/A | N/A
MM3_6_7_8_MS6_ALLOWED_W | MM3_6_7_8_MS6_ALLOWED_W | ACT_UBITS[29:29] | 1'h1 | N/A | N/A
MM9_MS0_ALLOWED_R | MM9_MS0_ALLOWED_R | ACT_UBITS[30:30] | 1'h1 | N/A | N/A
MM9_MS1_ALLOWED_R | MM9_MS1_ALLOWED_R | ACT_UBITS[31:31] | 1'h1 | N/A | N/A
MM9_MS2_ALLOWED_R | MM9_MS2_ALLOWED_R | ACT_UBITS[32:32] | 1'h1 | N/A | N/A
MM9_MS3_ALLOWED_R | MM9_MS3_ALLOWED_R | ACT_UBITS[33:33] | 1'h1 | N/A | N/A
MM9_MS6_ALLOWED_R | MM9_MS6_ALLOWED_R | ACT_UBITS[34:34] | 1'h1 | N/A | N/A
MM9_MS0_ALLOWED_W | MM9_MS0_ALLOWED_W | ACT_UBITS[35:35] | 1'h1 | N/A | N/A
MM9_MS1_ALLOWED_W | MM9_MS1_ALLOWED_W | ACT_UBITS[36:36] | 1'h1 | N/A | N/A
MM9_MS2_ALLOWED_W | MM9_MS2_ALLOWED_W | ACT_UBITS[37:37] | 1'h1 | N/A | N/A
MM9_MS3_ALLOWED_W | MM9_MS3_ALLOWED_W | ACT_UBITS[38:38] | 1'h1 | N/A | N/A
MM9_MS6_ALLOWED_W | MM9_MS6_ALLOWED_W | ACT_UBITS[39:39] | 1'h1 | N/A | N/A
NVM0_LOWER_M3ACCESS | NVM0_LOWER_M3ACCESS | ACT_UBITS[40:40] | 1'h1 | N/A | N/A
NVM0_LOWER_FABRIC_ACCESS | NVM0_LOWER_FABRIC_ACCESS | ACT_UBITS[41:41] | 1'h1 | N/A | N/A
NVM0_LOWER_OTHERS_ACCESS | NVM0_LOWER_OTHERS_ACCESS | ACT_UBITS[42:42] | 1'h1 | N/A | N/A
NVM0_LOWER_ALLOWED | NVM0_LOWER_ALLOWED | ACT_UBITS[43:43] | 1'h1 | N/A | N/A
NVM0_UPPER_M3ACCESS | NVM0_UPPER_M3ACCESS | ACT_UBITS[44:44] | 1'h1 | N/A | N/A
NVM0_UPPER_FABRIC_ACCESS | NVM0_UPPER_FABRIC_ACCESS | ACT_UBITS[45:45] | 1'h1 | N/A | N/A
NVM0_UPPER_OTHERS_ACCESS | NVM0_UPPER_OTHERS_ACCESS | ACT_UBITS[46:46] | 1'h1 | N/A | N/A
NVM0_UPPER_ALLOWED | NVM0_UPPER_ALLOWED | ACT_UBITS[47:47] | 1'h1 | N/A | N/A
NVM1_LOWER_M3ACCESS | NVM1_LOWER_M3ACCESS | ACT_UBITS[48:48] | 1'h1 | N/A | N/A
NVM1_LOWER_FABRIC_ACCESS | NVM1_LOWER_FABRIC_ACCESS | ACT_UBITS[49:49] | 1'h1 | N/A | N/A
NVM1_LOWER_OTHERS_ACCESS | NVM1_LOWER_OTHERS_ACCESS | ACT_UBITS[50:50] | 1'h1 | N/A | N/A
NVM1_LOWER_ALLOWED | NVM1_LOWER_ALLOWED | ACT_UBITS[51:51] | 1'h1 | N/A | N/A
NVM1_UPPER_M3ACCESS | NVM1_UPPER_M3ACCESS | ACT_UBITS[52:52] | 1'h1 | N/A | N/A
NVM1_UPPER_FABRIC_ACCESS | NVM1_UPPER_FABRIC_ACCESS | ACT_UBITS[53:53] | 1'h1 | N/A | N/A
NVM1_UPPER_OTHERS_ACCESS | NVM1_UPPER_OTHERS_ACCESS | ACT_UBITS[54:54] | 1'h1 | N/A | N/A
NVM1_UPPER_ALLOWED | NVM1_UPPER_ALLOWED | ACT_UBITS[55:55] | 1'h1 | N/A | N/A

(*) Lock Value = 0, disables modification of the Register field.

## System controller / M3 Settings

Function | Enabled
--- | ---
System controller suspended mode | No
M3 | Yes

## CCC-SW0 ( Unused pin tie-off )

Input Pin | Tie-Off
--- | ---
PLL_POWERDOWN_N | 0
PRESET_N | 1
NGMUX0_ARST_N | 1
NGMUX1_ARST_N | 1
NGMUX2_ARST_N | 1
NGMUX3_ARST_N | 1
PLL_ARST_N | 1
GPD0_ARST_N | 1
GPD1_ARST_N | 1
GPD2_ARST_N | 1
GPD3_ARST_N | 1
CLK0 | 1
CLK1 | 1
CLK2 | 1
CLK3 | 1
PCLK | 1

## CCC-SW1 ( Unused pin tie-off )

Input Pin | Tie-Off
--- | ---
PLL_POWERDOWN_N | 0
PRESET_N | 1
NGMUX0_ARST_N | 1
NGMUX1_ARST_N | 1
NGMUX2_ARST_N | 1
NGMUX3_ARST_N | 1
PLL_ARST_N | 1
GPD0_ARST_N | 1
GPD1_ARST_N | 1
GPD2_ARST_N | 1
GPD3_ARST_N | 1
CLK0 | 1
CLK1 | 1
CLK2 | 1
CLK3 | 1
PCLK | 1

## CCC-NW0 ( Unused pin tie-off )

Input Pin | Tie-Off
--- | ---
PLL_POWERDOWN_N | 0
PRESET_N | 1
NGMUX0_ARST_N | 1
NGMUX1_ARST_N | 1
NGMUX2_ARST_N | 1
NGMUX3_ARST_N | 1
PLL_ARST_N | 1
GPD0_ARST_N | 1
GPD1_ARST_N | 1
GPD2_ARST_N | 1
GPD3_ARST_N | 1
CLK0 | 1
CLK1 | 1
CLK2 | 1
CLK3 | 1
PCLK | 1

## CCC-NE0 ( Unused pin tie-off )

Input Pin | Tie-Off
--- | ---
PLL_POWERDOWN_N | 0
PRESET_N | 1
NGMUX0_ARST_N | 1
NGMUX1_ARST_N | 1
NGMUX2_ARST_N | 1
NGMUX3_ARST_N | 1
PLL_ARST_N | 1
GPD0_ARST_N | 1
GPD1_ARST_N | 1
GPD2_ARST_N | 1
GPD3_ARST_N | 1
CLK0 | 1
CLK1 | 1
CLK2 | 1
CLK3 | 1
PCLK | 1

## CCC-NE1 ( Unused pin tie-off )

Input Pin | Tie-Off
--- | ---
PLL_POWERDOWN_N | 0
PRESET_N | 1
NGMUX0_ARST_N | 1
NGMUX1_ARST_N | 1
NGMUX2_ARST_N | 1
NGMUX3_ARST_N | 1
PLL_ARST_N | 1
GPD0_ARST_N | 1
GPD1_ARST_N | 1
GPD2_ARST_N | 1
GPD3_ARST_N | 1
CLK0 | 1
CLK1 | 1
CLK2 | 1
CLK3 | 1
PCLK | 1

## SERDES_IF2 ( Unused pin tie-off )

Input Pin | Tie-Off
--- | ---
SERDESIF_CORE_RESET_N | 0
PCIE2_SERDESIF_CORE_RESET_N | 0
SERDESIF_PHY_RESET_N | 0
APB_RSTN | 0
EPCS_PWRDN[1:0] | 11
EPCS_RSTN[1:0] | 11
PERST_N | 1
APB_CLK | 1
CLK_BASE | 1
FAB_REF_CLK | 1
XAUI_FB_CLK | 1
FAB_REF_CLK | 1