Configuration Report for MSS, SERDES(s), Fabric DDR and Fabric CCC(s)

Microsemi Corporation - Microsemi Libero Software Release v12.6 (Version 12.900.20.24)

Date: Thu Apr 22 15:49:37 2021

SB_sb_0/CCC_0/CCC_INST/INST_CCC_IP

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FCCC_0/CCC_INST/INST_CCC_IP

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CCC-NE1 ( Unused )

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FCCC_NGMUX1_CR1	SELGL[19:15]	INIT[101:97]	5'h0
FCCC_NGMUX2_CR0	SELGL[24:20]	INIT[106:102]	5'h0
FCCC_NGMUX2_CR1	SELGL[29:25]	INIT[111:107]	5'h0
FCCC_NGMUX3_CR0	SELGL[34:30]	INIT[116:112]	5'h0
FCCC_NGMUX3_CR1	SELGL[39:35]	INIT[121:117]	5'h0
FCCC_GPD0_SYNC_CR	RESET_GENEN[0]	INIT[122:122]	1'h0
FCCC_GPD1_SYNC_CR	RESET_GENEN[1]	INIT[123:123]	1'h0
FCCC_GPD2_SYNC_CR	RESET_GENEN[2]	INIT[124:124]	1'h0
FCCC_GPD3_SYNC_CR	RESET_GENEN[3]	INIT[125:125]	1'h0
FCCC_RFMUX_CR	INVRF[3:0]	INIT[131:126]	6'h0
FCCC_PDLY_CR	SEL_PLL_DLINE[5:0]	INIT[137:132]	6'h0
FCCC_PDLY_CR	RF_DLINE	INIT[138:138]	1'h0
FCCC_PLL_CR0	LOCKWIN[2:0]	INIT[141:139]	3'h0
FCCC_PLL_CR1	LOCKCNT[3:0]	INIT[145:142]	4'h0
FCCC_PLL_CR7	DIVQ[2:0]	INIT[148:146]	3'h0
FCCC_PLL_CR5	MODE32K	INIT[149:149]	1'h0
FCCC_PLL_CR5	MODE_1V2	INIT[150:150]	1'h0
FCCC_PLL_CR5	MODE_3V3	INIT[151:151]	1'h0
FCCC_PLL_CR6	FSE	INIT[152:152]	1'h0
FCCC_PLL_CR4	SSE	INIT[153:153]	1'h0
FCCC_PLL_CR3	SSMD[1:0]	INIT[155:154]	2'h0
FCCC_PLL_CR2	SSMF[4:0]	INIT[160:156]	5'h0
FCCC_PLL_CR8	DIVR[5:0]	INIT[166:161]	6'h0
FCCC_PLL_CR9	DIVF[5:0]	INIT[174:167]	8'h0
FCCC_PLL_CR10	RANGE	INIT[178:175]	4'h0
FCCC_GPMUX0_CR	NOPIPE_SYNCRST0	INIT[179:179]	1'h0
FCCC_GPMUX1_CR	NOPIPE_SYNCRST1	INIT[180:180]	1'h0
FCCC_GPMUX2_CR	NOPIPE_SYNCRST2	INIT[181:181]	1'h0
FCCC_GPMUX3_CR	NOPIPE_SYNCRST3	INIT[182:182]	1'h0
FCCC_GPD0_SYNC_CR	SRESET_GENEN[0]	INIT[183:183]	1'h0
FCCC_GPD1_SYNC_CR	SRESET_GENEN[1]	INIT[184:184]	1'h0
FCCC_GPD2_SYNC_CR	SRESET_GENEN[2]	INIT[185:185]	1'h0
FCCC_GPD3_SYNC_CR	SRESET_GENEN[3]	INIT[186:186]	1'h0
FCCC_GPDS_SYNC_CR	SW_RESYNC_GPD	INIT[187:187]	1'h0
FCCC_GPMUX0_CR	INV_GPMUX0	INIT[188:188]	1'h0
FCCC_GPMUX1_CR	INV_GPMUX1	INIT[189:189]	1'h0
FCCC_GPMUX2_CR	INV_GPMUX2	INIT[190:190]	1'h0
FCCC_GPMUX3_CR	INV_GPMUX3	INIT[191:191]	1'h0
RESERVED_0	RESERVED[0]	INIT[192:192]	1'h0
RESERVED_0	RESERVED[1]	INIT[193:193]	1'h0
FCCC_GPD0_SYNC_CR	GPD_MODE_N[0]	INIT[194:194]	1'h0
FCCC_GPD1_SYNC_CR	GPD_MODE_N[1]	INIT[195:195]	1'h0
FCCC_GPD2_SYNC_CR	GPD_MODE_N[2]	INIT[196:196]	1'h0
FCCC_GPD3_SYNC_CR	GPD_MODE_N[3]	INIT[197:197]	1'h0
FCCC_NGMUX0_CR1	SELOUT_0	INIT[198:198]	1'h0
FCCC_NGMUX1_CR1	SELOUT_1	INIT[199:199]	1'h0
FCCC_NGMUX2_CR1	SELOUT_2	INIT[200:200]	1'h0
FCCC_NGMUX3_CR1	SELOUT_3	INIT[201:201]	1'h0
RESERVED_1	RESERVED[7:0]	INIT[209:202]	8'h0

SB_sb_0/SB_sb_MSS_0/MSS_ADLIB_INST/INST_MSS_120_IP

Register	Field	INIT	Value	Lock INIT	Lock Value(*)
ESRAM_CONFIG	SW_CC_ESRAMFWREMAP	INIT[147:147]	1'h0	INIT[0]	1
ESRAM_CONFIG	SW_CC_ESRAM1FWREMAP	INIT[148:148]	1'h0	INIT[0]	1
ESRAM_MAX_LAT	SW_MAX_LAT_ESRAM0	INIT[151:149]	3'b000	INIT[1]	1
ESRAM_MAX_LAT	SW_MAX_LAT_ESRAM1	INIT[154:152]	3'b000	INIT[1]	1
DDR_CONFIG	SW_CC_DDRFWREMAP	INIT[155:155]	1'h0	INIT[2]	1
ENVM_CONFIG	SW_ENVMREMAPSIZE	INIT[160:156]	5'b10001	INIT[3]	1
ENVM_CONFIG	NV_FREQRNG	INIT[168:161]	8'h44	INIT[3]	1
ENVM_CONFIG	NV_DPD0	INIT[169:169]	1'h0	INIT[3]	1
ENVM_CONFIG	NV_DPD1	INIT[170:170]	1'h0	INIT[3]	1
ENVM_CONFIG	ENVM_PERSIST	INIT[171:171]	1'h0	INIT[3]	1
ENVM_CONFIG	ENVM_SENSE_ON	INIT[172:172]	1'h0	INIT[3]	1
ENVM_REMAP_BASE	SW_ENVMREMAPBASE	INIT[191:173]	19'h00000	INIT[4]	1
ENVM_FAB_REMAP	SW_ENVMFABREMAPBASE	INIT[210:192]	19'h00000	INIT[5]	1
CC_CONFIG	CC_CACHE_ENB	INIT[211:211]	1'h0	INIT[6]	1
CC_CONFIG	CC_SBUS_WR_MODE	INIT[212:212]	1'h0	INIT[6]	1
CC_CONFIG	CC_CACHE_LOCK	INIT[213:213]	1'h0	INIT[6]	1
CC_CACHEREGION	CC_CACHE_REGION	INIT[217:214]	4'h1	INIT[7]	1
CC_LOCKBASEADDR	CC_LOCK_BASEADD	INIT[236:218]	19'h00000	INIT[8]	1
CC_FLUSHINDX	CC_FLUSH_INDEX	INIT[242:237]	6'h00	INIT[9]	1
DDRB_BUF_TIMER	DDRB_TIMER	INIT[252:243]	10'h3FF	INIT[10]	1
DDRB_NB_ADR	DDRB_NB_ADDR	INIT[268:253]	16'hA000	INIT[11]	1
DDRB_NB_SIZE	DDRB_NB_SZ	INIT[272:269]	4'h1	INIT[12]	1
DDRB_CONFIG	DDRB_DS_WEN	INIT[273:273]	1'h1	INIT[13]	1
DDRB_CONFIG	DDRB_DS_REN	INIT[274:274]	1'h1	INIT[13]	1
DDRB_CONFIG	DDRB_HPD_WEN	INIT[275:275]	1'h1	INIT[13]	1
DDRB_CONFIG	DDRB_HPD_REN	INIT[276:276]	1'h1	INIT[13]	1
DDRB_CONFIG	DDRB_SW_WEN	INIT[277:277]	1'h1	INIT[13]	1
DDRB_CONFIG	DDRB_SW_REN	INIT[278:278]	1'h1	INIT[13]	1
DDRB_CONFIG	DDRB_IDC_EN	INIT[279:279]	1'h1	INIT[13]	1
DDRB_CONFIG	DDRB_BUF_SZ	INIT[280:280]	1'h1	INIT[13]	1
DDRB_CONFIG	DDR_DS_MAP	INIT[284:281]	4'h0	INIT[13]	1
DDRB_CONFIG	DDR_HPD_MAP	INIT[288:285]	4'h0	INIT[13]	1
DDRB_CONFIG	DDR_SW_MAP	INIT[292:289]	4'h0	INIT[13]	1
DDRB_CONFIG	DDR_IDC_MAP	INIT[296:293]	4'h0	INIT[13]	1
EDAC_ENABLE	ESRAM0_EDAC_EN	INIT[297:297]	1'h0	INIT[14]	1
EDAC_ENABLE	ESRAM1_EDAC_EN	INIT[298:298]	1'h0	INIT[14]	1
EDAC_ENABLE	CC_EDAC_EN	INIT[299:299]	1'h0	INIT[14]	1
EDAC_ENABLE	MAC_EDAC_TX_EN	INIT[300:300]	1'h0	INIT[14]	1
EDAC_ENABLE	MAC_EDAC_RX_EN	INIT[301:301]	1'h0	INIT[14]	1
EDAC_ENABLE	USB_EDAC_EN	INIT[302:302]	1'h0	INIT[14]	1
EDAC_ENABLE	CAN_EDAC_EN	INIT[303:303]	1'h0	INIT[14]	1
MASTER_WEIGHT_CONFIG0	SW_WEIGHT_IC	INIT[308:304]	5'h01	INIT[15]	1
MASTER_WEIGHT_CONFIG0	SW_WEIGHT_S	INIT[313:309]	5'h01	INIT[15]	1
MASTER_WEIGHT_CONFIG0	SW_WEIGHT_GIGE	INIT[318:314]	5'h01	INIT[15]	1
MASTER_WEIGHT_CONFIG0	SW_WEIGHT_FAB_0	INIT[323:319]	5'h01	INIT[15]	1
MASTER_WEIGHT_CONFIG0	SW_WEIGHT_FAB_1	INIT[328:324]	5'h01	INIT[15]	1
MASTER_WEIGHT_CONFIG0	SW_WEIGHT_PDMA	INIT[333:329]	5'h01	INIT[15]	1
MASTER_WEIGHT_CONFIG1	SW_WEIGHT_HPDMA	INIT[338:334]	5'h01	INIT[16]	1
MASTER_WEIGHT_CONFIG1	SW_WEIGHT_USB	INIT[343:339]	5'h01	INIT[16]	1
MASTER_WEIGHT_CONFIG1	SW_WEIGHT_G	INIT[348:344]	5'h01	INIT[16]	1
SOFT_INTERRUPT	SOFTINTERRUPT	INIT[349:349]	1'h0	INIT[17]	1
SOFTRESET	ENVM0_SOFTRESET	INIT[350:350]	1'h0	INIT[18]	1
SOFTRESET	ENVM1_SOFTRESET	INIT[351:351]	1'h0	INIT[19]	1
SOFTRESET	ESRAM0_SOFTRESET	INIT[352:352]	1'h0	INIT[20]	1
SOFTRESET	ESRAM1_SOFTRESET	INIT[353:353]	1'h0	INIT[21]	1
SOFTRESET	MAC_SOFTRESET	INIT[354:354]	1'h0	INIT[22]	1
SOFTRESET	PDMA_SOFTRESET	INIT[355:355]	1'h0	INIT[23]	1
SOFTRESET	TIMER_SOFTRESET	INIT[356:356]	1'h0	INIT[24]	1
SOFTRESET	MMUART0_SOFTRESET	INIT[357:357]	1'h0	INIT[25]	1
SOFTRESET	MMUART1_SOFTRESET	INIT[358:358]	1'h1	INIT[26]	1
SOFTRESET	G4SPI0_SOFTRESET	INIT[359:359]	1'h0	INIT[27]	1
SOFTRESET	G4SPI1_SOFTRESET	INIT[360:360]	1'h1	INIT[28]	1
SOFTRESET	I2C0_SOFTRESET	INIT[361:361]	1'h1	INIT[29]	1
SOFTRESET	I2C1_SOFTRESET	INIT[362:362]	1'h1	INIT[30]	1
SOFTRESET	CAN_SOFTRESET	INIT[363:363]	1'h1	INIT[31]	1
SOFTRESET	USB_SOFTRESET	INIT[364:364]	1'h1	INIT[32]	1
SOFTRESET	COMBLK_SOFTRESET	INIT[365:365]	1'h0	INIT[33]	1
SOFTRESET	FPGA_SOFTRESET	INIT[366:366]	1'h1	INIT[34]	1
SOFTRESET	HPDMA_SOFTRESET	INIT[367:367]	1'h0	INIT[35]	1
SOFTRESET	FIC32_0_SOFTRESET	INIT[368:368]	1'h0	INIT[36]	1
SOFTRESET	FIC32_1_SOFTRESET	INIT[369:369]	1'h0	INIT[37]	1
SOFTRESET	MSS_GPIO_SOFTRESET	INIT[370:370]	1'h0	INIT[38]	1
SOFTRESET	MSS_GPOUT_7_0_SOFT_RESET	INIT[371:371]	1'h0	INIT[39]	1
SOFTRESET	MSS_GPOUT_15_8_SOFT_RESET	INIT[372:372]	1'h0	INIT[40]	1
SOFTRESET	MSS_GPOUT_23_16_SOFT_RESET	INIT[373:373]	1'h0	INIT[41]	1
SOFTRESET	MSS_GPOUT_31_24_SOFT_RESET	INIT[374:374]	1'h0	INIT[42]	1
SOFTRESET	MDDR_CTLR_SOFTRESET	INIT[375:375]	1'h0	INIT[43]	1
SOFTRESET	MDDR_FIC64_SOFTRESET	INIT[376:376]	1'h0	INIT[44]	1
M3_CONFIG	STCALIB250	INIT[402:377]	26'h2000000	INIT[45]	1
M3_CONFIG	STCLK_DIVISOR	INIT[404:403]	2'b11	INIT[45]	1
M3_CONFIG	M3_MPU_DISABLE	INIT[405:405]	1'h0	INIT[45]	1
FAB_IF	FAB0_AHB_BYPASS	INIT[406:406]	1'h0	INIT[46]	1
FAB_IF	FAB1_AHB_BYPASS	INIT[407:407]	1'h0	INIT[46]	1
FAB_IF	FAB0_AHB_MODE	INIT[408:408]	1'h0	INIT[46]	1
FAB_IF	FAB1_AHB_MODE	INIT[409:409]	1'h0	INIT[46]	1
FAB_IF	SW_FIC_REG_SEL	INIT[415:410]	6'h3C	INIT[46]	1
LOOPBACK_CTRL	MSS_MMUARTLOOPBACK	INIT[416:416]	1'h0	INIT[47]	1
LOOPBACK_CTRL	MSS_SPILOOPBACK	INIT[417:417]	1'h0	INIT[47]	1
LOOPBACK_CTRL	MSS_I2CLOOPBACK	INIT[418:418]	1'h0	INIT[47]	1
LOOPBACK_CTRL	MSS_GPIOLOOPBACK	INIT[419:419]	1'h0	INIT[47]	1
GPIO_SYSRESET_SEL	MSS_GPIO_7_0_SYSRESET_SEL	INIT[420:420]	1'h1	INIT[48]	1
GPIO_SYSRESET_SEL	MSS_GPIO_15_8_SYSRESET_SEL	INIT[421:421]	1'h1	INIT[48]	1
GPIO_SYSRESET_SEL	MSS_GPIO_23_16_SYSRESET_SEL	INIT[422:422]	1'h1	INIT[48]	1
GPIO_SYSRESET_SEL	MSS_GPIO_31_24_SYSRESET_SEL	INIT[423:423]	1'h1	INIT[48]	1
GPIN_SRC_SEL	MSS_GPINSOURCE	INIT[455:424]	32'h00000000	INIT[49]	1
MDDR_CONFIG	MDDR_CONFIG_LOCAL	INIT[456:456]	1'h0	INIT[50]	1
MDDR_CONFIG	SDR_MODE	INIT[457:457]	1'h0	INIT[50]	1
MDDR_CONFIG	F_AXI_AHB_MODE	INIT[458:458]	1'h1	INIT[50]	1
MDDR_CONFIG	PHY_SELF_REF_EN	INIT[459:459]	1'h0	INIT[50]	1
USB_IO_INPUT_SEL	USB_IO_INPUT_SEL	INIT[461:460]	2'h0	INIT[51]	1
PERIPH_CLOCK_MUX_SEL	SPI0_SCK_FAB_SEL	INIT[462:462]	1'h0	INIT[52]	1
PERIPH_CLOCK_MUX_SEL	SPI1_SCK_FAB_SEL	INIT[463:463]	1'h0	INIT[52]	1
PERIPH_CLOCK_MUX_SEL	TRACECLK_DIV2_SEL	INIT[464:464]	1'h0	INIT[52]	1
WDOGCONFIG	G4_TESTWDOGENABLE	INIT[465:465]	1'h1	INIT[53]	1
WDOGCONFIG	G4_TESTWDOGMODE	INIT[466:466]	1'h0	INIT[53]	1
MDDR_IO_CALIB	PCODE	INIT[472:467]	6'h00	INIT[54]	1
MDDR_IO_CALIB	NCODE	INIT[478:473]	6'h00	INIT[54]	1
MDDR_IO_CALIB	CALIB_TRIM	INIT[479:479]	1'h0	INIT[54]	1
SPARE_OUT	MSS_SPARE_OUT	INIT[495:480]	16'h0000	INIT[55]	1
EDAC_INT_ENABLE	ESRAM0_EDAC_1E_EN	INIT[496:496]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	ESRAM0_EDAC_2E_EN	INIT[497:497]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	ESRAM1_EDAC_1E_EN	INIT[498:498]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	ESRAM1_EDAC_2E_EN	INIT[499:499]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	CC_EDAC_1E_EN	INIT[500:500]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	CC_EDAC_2E_EN	INIT[501:501]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	MAC_EDAC_TX_1E_EN	INIT[502:502]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	MAC_EDAC_TX_2E_EN	INIT[503:503]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	MAC_EDAC_RX_1E_EN	INIT[504:504]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	MAC_EDAC_RX_2E_EN	INIT[505:505]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	USB_EDAC_1E_EN	INIT[506:506]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	USB_EDAC_2E_EN	INIT[507:507]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	CAN_EDAC_1E_EN	INIT[508:508]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	CAN_EDAC_2E_EN	INIT[509:509]	1'h0	INIT[56]	1
EDAC_INT_ENABLE	MDDR_ECC_INT_EN	INIT[510:510]	1'h1	INIT[56]	1
USB_CONFIG	USB_UTMI_SEL	INIT[511:511]	1'h0	INIT[57]	1
USB_CONFIG	USB_DDR_SELECT	INIT[512:512]	1'h0	INIT[57]	1
ESRAM_PIPELINE_CONFIG	ESRAM_PIPELINE_ENABLE	INIT[513:513]	1'h1	INIT[58]	1
MSS_INTERRUPT_ENABLE	SW_INTERRUPT_EN	INIT[520:514]	7'h7F	INIT[59]	1
MSS_INTERRUPT_ENABLE	CC_INTERRUPT_EN	INIT[523:521]	3'h7	INIT[59]	1
MSS_INTERRUPT_ENABLE	DDRB_INTERRUPT_EN	INIT[533:524]	10'h3FF	INIT[59]	1
RTC_WAKEUP_CONFIG	RTC_WAKEUP_M3_EN	INIT[534:534]	1'h0	INIT[60]	1
RTC_WAKEUP_CONFIG	RTC_WAKEUP_FAB_EN	INIT[535:535]	1'h0	INIT[60]	1
RTC_WAKEUP_CONFIG	RTC_WAKEUP_G4C_EN	INIT[536:536]	1'h0	INIT[60]	1
MAC_CONFIG	ETH_LINE_SPEED	INIT[538:537]	2'h0	INIT[61]	1
MAC_CONFIG	ETH_PHY_MODE	INIT[541:539]	3'h2	INIT[61]	1
MAC_CONFIG	RGMII_TXC_DELAY_SEL	INIT[545:542]	4'h0	INIT[61]	1
MSSDDR_PLL_STATUS_LOW	FACC_PLL_DIVR	INIT[551:546]	6'h04	INIT[62]	1
MSSDDR_PLL_STATUS_LOW	FACC_PLL_DIVF	INIT[561:552]	10'h01F	INIT[62]	1
MSSDDR_PLL_STATUS_LOW	FACC_PLL_DIVQ	INIT[564:562]	3'h1	INIT[62]	1
MSSDDR_PLL_STATUS_LOW	FACC_PLL_RANGE	INIT[568:565]	4'h7	INIT[62]	1
MSSDDR_PLL_STATUS_LOW	FACC_PLL_LOCKWIN	INIT[571:569]	3'h4	INIT[62]	1
MSSDDR_PLL_STATUS_LOW	FACC_PLL_LOCKCNT	INIT[575:572]	4'h0	INIT[62]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_BYPASS	INIT[576:576]	1'h0	INIT[63]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_MODE_1V2	INIT[577:577]	1'h1	INIT[63]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_MODE_3V3	INIT[578:578]	1'h1	INIT[63]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_FSE	INIT[579:579]	1'h1	INIT[63]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_PD	INIT[580:580]	1'h0	INIT[63]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_SSE	INIT[581:581]	1'h0	INIT[63]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_SSMD	INIT[583:582]	2'h0	INIT[63]	1
MSSDDR_PLL_STATUS_HIGH	FACC_PLL_SSMF	INIT[588:584]	5'h00	INIT[63]	1
MSSDDR_FACC_CONFIG_1	DIVISOR_A	INIT[590:589]	2'h1	INIT[64]	1
MSSDDR_FACC_CONFIG_1	APB0_DIVISOR	INIT[593:591]	3'h1	INIT[65]	1
MSSDDR_FACC_CONFIG_1	APB1_DIVISOR	INIT[596:594]	3'h1	INIT[66]	1
MSSDDR_FACC_CONFIG_1	DDR_CLK_EN	INIT[597:597]	1'h1	INIT[67]	1
MSSDDR_FACC_CONFIG_1	FCLK_DIVISOR	INIT[600:598]	3'h1	INIT[68]	1
MSSDDR_FACC_CONFIG_1	FACC_GLMUX_SEL	INIT[601:601]	1'h0	INIT[69]	1
MSSDDR_FACC_CONFIG_1	FIC32_0_DIVISOR	INIT[604:602]	3'h0	INIT[70]	1
MSSDDR_FACC_CONFIG_1	FIC32_1_DIVISOR	INIT[607:605]	3'h0	INIT[71]	1
MSSDDR_FACC_CONFIG_1	FIC64_DIVISOR	INIT[610:608]	3'h0	INIT[72]	1
MSSDDR_FACC_CONFIG_1	BASE_DIVISOR	INIT[613:611]	3'h6	INIT[73]	1
MSSDDR_FACC_CONFIG_1	PERSIST_CC	INIT[614:614]	1'h1	INIT[74]	1
MSSDDR_FACC_CONFIG_1	CONTROLLER_PLL_INIT	INIT[615:615]	1'h1	INIT[75]	1
MSSDDR_FACC_CONFIG_1	FACC_FAB_REF_SEL	INIT[616:616]	1'h1	INIT[76]	1
MSSDDR_FACC_CONFIG_2	RTC_CLK_SEL	INIT[618:617]	2'h3	INIT[77]	1
MSSDDR_FACC_CONFIG_2	FACC_SRC_SEL	INIT[621:619]	3'h6	INIT[78]	1
MSSDDR_FACC_CONFIG_2	FACC_PRE_SRC_SEL	INIT[622:622]	1'h0	INIT[79]	1
MSSDDR_FACC_CONFIG_2	FACC_STANDBY_SEL	INIT[625:623]	3'h4	INIT[80]	1
MSSDDR_FACC_CONFIG_2	MSS_25_50MHZ_EN	INIT[626:626]	1'h1	INIT[81]	1
MSSDDR_FACC_CONFIG_2	MSS_1MHZ_EN	INIT[627:627]	1'h1	INIT[82]	1
MSSDDR_FACC_CONFIG_2	MSS_CLK_ENVM_EN	INIT[628:628]	1'h1	INIT[83]	1
MSSDDR_FACC_CONFIG_2	MSS_XTAL_EN	INIT[629:629]	1'h1	INIT[84]	1
MSSDDR_FACC_CONFIG_2	MSS_XTAL_RTC_EN	INIT[630:630]	1'h1	INIT[85]	1
PLL_LOCK_EN	MPLL_LOCK_EN	INIT[631:631]	1'h0	INIT[86]	1
PLL_LOCK_EN	MPLL_LOCK_LOST_EN	INIT[632:632]	1'h0	INIT[86]	1
PLL_LOCK_EN	FAB_PLL_LOCK_EN	INIT[633:633]	1'h0	INIT[86]	1
PLL_LOCK_EN	FAB_PLL_LOCK_LOST_EN	INIT[634:634]	1'h0	INIT[86]	1
MSSDDR_CLK_CALIB_CONFIG	FAB_CALIB_START	INIT[635:635]	1'h0	INIT[87]	1
PLL_DELAY_LINE_SEL	PLL_REF_DEL_SEL	INIT[637:636]	2'h0	INIT[88]	1
PLL_DELAY_LINE_SEL	PLL_FB_DEL_SEL	INIT[639:638]	2'h0	INIT[88]	1
MAC_STAT_CLRONRD	MAC_STAT_CLRONRD	INIT[640:640]	1'h1	INIT[89]	1
WDOGLOAD	G4_TESTWDOGLOAD	INIT[666:641]	26'h1800000	N/A	N/A
WDOGMVRP	G4_TESTWDOGMVRP	INIT[698:667]	32'hFFFFFFFF	N/A	N/A
USERCONFIG0	CONFIG_REG0	INIT[730:699]	32'h00000000	N/A	N/A
USERCONFIG1	CONFIG_REG1	INIT[762:731]	32'h00000000	N/A	N/A
USERCONFIG2	CONFIG_REG2	INIT[794:763]	32'h00000000	N/A	N/A
USERCONFIG3	CONFIG_REG3	INIT[826:795]	32'h00000000	N/A	N/A
FAB_PROT_SIZE	SW_PROTREGIONSIZE	INIT[831:827]	5'b11110	N/A	N/A
FAB_PROT_BASE	SW_PROTREGIONBASE	INIT[863:832]	32'h00000000	N/A	N/A
MSS_GPIO_DEF	MSS_GPIO_7_0_DEF	INIT[864:864]	1'h1	N/A	N/A
MSS_GPIO_DEF	MSS_GPIO_15_8_DEF	INIT[865:865]	1'h1	N/A	N/A
MSS_GPIO_DEF	MSS_GPIO_23_16_DEF	INIT[866:866]	1'h1	N/A	N/A
MSS_GPIO_DEF	MSS_GPIO_31_24_DEF	INIT[867:867]	1'h1	N/A	N/A
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL0	INIT[868:868]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL1	INIT[869:869]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL2	INIT[870:870]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL3	INIT[871:871]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL4UPPER	INIT[872:872]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL4MID	INIT[873:873]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL4LOWER	INIT[874:874]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL5UPPER	INIT[875:875]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL5MID	INIT[876:876]	1'h0	INIT[90]	1
IOMUXCELL_0_CONFIG	MSS_IOMUXSEL5LOWER	INIT[877:877]	1'h0	INIT[90]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL0	INIT[878:878]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL1	INIT[879:879]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL2	INIT[880:880]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL3	INIT[881:881]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL4UPPER	INIT[882:882]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL4MID	INIT[883:883]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL4LOWER	INIT[884:884]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL5UPPER	INIT[885:885]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL5MID	INIT[886:886]	1'h0	INIT[91]	1
IOMUXCELL_1_CONFIG	MSS_IOMUXSEL5LOWER	INIT[887:887]	1'h0	INIT[91]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL0	INIT[888:888]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL1	INIT[889:889]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL2	INIT[890:890]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL3	INIT[891:891]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL4UPPER	INIT[892:892]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL4MID	INIT[893:893]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL4LOWER	INIT[894:894]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL5UPPER	INIT[895:895]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL5MID	INIT[896:896]	1'h0	INIT[92]	1
IOMUXCELL_2_CONFIG	MSS_IOMUXSEL5LOWER	INIT[897:897]	1'h0	INIT[92]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL0	INIT[898:898]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL1	INIT[899:899]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL2	INIT[900:900]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL3	INIT[901:901]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL4UPPER	INIT[902:902]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL4MID	INIT[903:903]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL4LOWER	INIT[904:904]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL5UPPER	INIT[905:905]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL5MID	INIT[906:906]	1'h0	INIT[93]	1
IOMUXCELL_3_CONFIG	MSS_IOMUXSEL5LOWER	INIT[907:907]	1'h0	INIT[93]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL0	INIT[908:908]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL1	INIT[909:909]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL2	INIT[910:910]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL3	INIT[911:911]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL4UPPER	INIT[912:912]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL4MID	INIT[913:913]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL4LOWER	INIT[914:914]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL5UPPER	INIT[915:915]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL5MID	INIT[916:916]	1'h0	INIT[94]	1
IOMUXCELL_4_CONFIG	MSS_IOMUXSEL5LOWER	INIT[917:917]	1'h0	INIT[94]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL0	INIT[918:918]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL1	INIT[919:919]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL2	INIT[920:920]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL3	INIT[921:921]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL4UPPER	INIT[922:922]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL4MID	INIT[923:923]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL4LOWER	INIT[924:924]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL5UPPER	INIT[925:925]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL5MID	INIT[926:926]	1'h0	INIT[95]	1
IOMUXCELL_5_CONFIG	MSS_IOMUXSEL5LOWER	INIT[927:927]	1'h0	INIT[95]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL0	INIT[928:928]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL1	INIT[929:929]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL2	INIT[930:930]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL3	INIT[931:931]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL4UPPER	INIT[932:932]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL4MID	INIT[933:933]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL4LOWER	INIT[934:934]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL5UPPER	INIT[935:935]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL5MID	INIT[936:936]	1'h0	INIT[96]	1
IOMUXCELL_6_CONFIG	MSS_IOMUXSEL5LOWER	INIT[937:937]	1'h0	INIT[96]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL0	INIT[938:938]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL1	INIT[939:939]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL2	INIT[940:940]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL3	INIT[941:941]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL4UPPER	INIT[942:942]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL4MID	INIT[943:943]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL4LOWER	INIT[944:944]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL5UPPER	INIT[945:945]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL5MID	INIT[946:946]	1'h0	INIT[97]	1
IOMUXCELL_7_CONFIG	MSS_IOMUXSEL5LOWER	INIT[947:947]	1'h0	INIT[97]	1
IOMUXCELL_8_CONFIG	MSS_IOMUXSEL0	INIT[948:948]	1'h0	INIT[98]	1
IOMUXCELL_8_CONFIG	MSS_IOMUXSEL1	INIT[949:949]	1'h0	INIT[98]	1
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IOMUXCELL_8_CONFIG	MSS_IOMUXSEL4UPPER	INIT[952:952]	1'h0	INIT[98]	1
IOMUXCELL_8_CONFIG	MSS_IOMUXSEL4MID	INIT[953:953]	1'h0	INIT[98]	1
IOMUXCELL_8_CONFIG	MSS_IOMUXSEL4LOWER	INIT[954:954]	1'h0	INIT[98]	1
IOMUXCELL_8_CONFIG	MSS_IOMUXSEL5UPPER	INIT[955:955]	1'h0	INIT[98]	1
IOMUXCELL_8_CONFIG	MSS_IOMUXSEL5MID	INIT[956:956]	1'h0	INIT[98]	1
IOMUXCELL_8_CONFIG	MSS_IOMUXSEL5LOWER	INIT[957:957]	1'h0	INIT[98]	1
IOMUXCELL_9_CONFIG	MSS_IOMUXSEL0	INIT[958:958]	1'h0	INIT[99]	1
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IOMUXCELL_9_CONFIG	MSS_IOMUXSEL4MID	INIT[963:963]	1'h0	INIT[99]	1
IOMUXCELL_9_CONFIG	MSS_IOMUXSEL4LOWER	INIT[964:964]	1'h0	INIT[99]	1
IOMUXCELL_9_CONFIG	MSS_IOMUXSEL5UPPER	INIT[965:965]	1'h0	INIT[99]	1
IOMUXCELL_9_CONFIG	MSS_IOMUXSEL5MID	INIT[966:966]	1'h0	INIT[99]	1
IOMUXCELL_9_CONFIG	MSS_IOMUXSEL5LOWER	INIT[967:967]	1'h0	INIT[99]	1
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IOMUXCELL_10_CONFIG	MSS_IOMUXSEL4UPPER	INIT[972:972]	1'h0	INIT[100]	1
IOMUXCELL_10_CONFIG	MSS_IOMUXSEL4MID	INIT[973:973]	1'h0	INIT[100]	1
IOMUXCELL_10_CONFIG	MSS_IOMUXSEL4LOWER	INIT[974:974]	1'h0	INIT[100]	1
IOMUXCELL_10_CONFIG	MSS_IOMUXSEL5UPPER	INIT[975:975]	1'h0	INIT[100]	1
IOMUXCELL_10_CONFIG	MSS_IOMUXSEL5MID	INIT[976:976]	1'h0	INIT[100]	1
IOMUXCELL_10_CONFIG	MSS_IOMUXSEL5LOWER	INIT[977:977]	1'h0	INIT[100]	1
IOMUXCELL_11_CONFIG	MSS_IOMUXSEL0	INIT[978:978]	1'h0	INIT[101]	1
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IOMUXCELL_11_CONFIG	MSS_IOMUXSEL4MID	INIT[983:983]	1'h0	INIT[101]	1
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IOMUXCELL_11_CONFIG	MSS_IOMUXSEL5UPPER	INIT[985:985]	1'h0	INIT[101]	1
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IOMUXCELL_12_CONFIG	MSS_IOMUXSEL4MID	INIT[993:993]	1'h0	INIT[102]	1
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IOMUXCELL_12_CONFIG	MSS_IOMUXSEL5MID	INIT[996:996]	1'h0	INIT[102]	1
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IOMUXCELL_15_CONFIG	MSS_IOMUXSEL0	INIT[1018:1018]	1'h0	INIT[105]	1
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IOMUXCELL_15_CONFIG	MSS_IOMUXSEL3	INIT[1021:1021]	1'h0	INIT[105]	1
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IOMUXCELL_15_CONFIG	MSS_IOMUXSEL5LOWER	INIT[1027:1027]	1'h0	INIT[105]	1
IOMUXCELL_16_CONFIG	MSS_IOMUXSEL0	INIT[1028:1028]	1'h1	INIT[106]	1
IOMUXCELL_16_CONFIG	MSS_IOMUXSEL1	INIT[1029:1029]	1'h0	INIT[106]	1
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IOMUXCELL_52_CONFIG	MSS_IOMUXSEL4UPPER	INIT[1392:1392]	1'h0	INIT[142]	1
IOMUXCELL_52_CONFIG	MSS_IOMUXSEL4MID	INIT[1393:1393]	1'h1	INIT[142]	1
IOMUXCELL_52_CONFIG	MSS_IOMUXSEL4LOWER	INIT[1394:1394]	1'h1	INIT[142]	1
IOMUXCELL_52_CONFIG	MSS_IOMUXSEL5UPPER	INIT[1395:1395]	1'h0	INIT[142]	1
IOMUXCELL_52_CONFIG	MSS_IOMUXSEL5MID	INIT[1396:1396]	1'h1	INIT[142]	1
IOMUXCELL_52_CONFIG	MSS_IOMUXSEL5LOWER	INIT[1397:1397]	1'h1	INIT[142]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL0	INIT[1398:1398]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL1	INIT[1399:1399]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL2	INIT[1400:1400]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL3	INIT[1401:1401]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL4UPPER	INIT[1402:1402]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL4MID	INIT[1403:1403]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL4LOWER	INIT[1404:1404]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL5UPPER	INIT[1405:1405]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL5MID	INIT[1406:1406]	1'h0	INIT[143]	1
IOMUXCELL_53_CONFIG	MSS_IOMUXSEL5LOWER	INIT[1407:1407]	1'h0	INIT[143]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL0	INIT[1408:1408]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL1	INIT[1409:1409]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL2	INIT[1410:1410]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL3	INIT[1411:1411]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL4UPPER	INIT[1412:1412]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL4MID	INIT[1413:1413]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL4LOWER	INIT[1414:1414]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL5UPPER	INIT[1415:1415]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL5MID	INIT[1416:1416]	1'h0	INIT[144]	1
IOMUXCELL_54_CONFIG	MSS_IOMUXSEL5LOWER	INIT[1417:1417]	1'h0	INIT[144]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL0	INIT[1418:1418]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL1	INIT[1419:1419]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL2	INIT[1420:1420]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL3	INIT[1421:1421]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL4UPPER	INIT[1422:1422]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL4MID	INIT[1423:1423]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL4LOWER	INIT[1424:1424]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL5UPPER	INIT[1425:1425]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL5MID	INIT[1426:1426]	1'h0	INIT[145]	1
IOMUXCELL_55_CONFIG	MSS_IOMUXSEL5LOWER	INIT[1427:1427]	1'h0	INIT[145]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL0	INIT[1428:1428]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL1	INIT[1429:1429]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL2	INIT[1430:1430]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL3	INIT[1431:1431]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL4UPPER	INIT[1432:1432]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL4MID	INIT[1433:1433]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL4LOWER	INIT[1434:1434]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL5UPPER	INIT[1435:1435]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL5MID	INIT[1436:1436]	1'h0	INIT[146]	1
IOMUXCELL_56_CONFIG	MSS_IOMUXSEL5LOWER	INIT[1437:1437]	1'h0	INIT[146]	1

(*) Lock Value = 0, disables modification of the Register field.

FDDR ( Unused )

Register	Field	INIT	Value	Lock INIT	Lock Value(*)
PLL_CONFIG_LOW_1	PLL_REF_DIVISOR	INIT[33:28]	6'h1	INIT[0]	1
PLL_CONFIG_LOW_1	PLL_FEEDBACK_DIVISOR	INIT[43:34]	10'h2	INIT[1]	1
PLL_CONFIG_LOW_2	PLL_OUTPUT_DIVISOR	INIT[46:44]	3'h2	INIT[2]	1
PLL_CONFIG_LOW_2	PLL_RESET	INIT[47:47]	1'h1	INIT[3]	1
PLL_CONFIG_HIGH	PLL_FILTER_RANGE	INIT[51:48]	4'h9	INIT[4]	1
PLL_CONFIG_HIGH	PLL_LOCKWIN	INIT[54:52]	3'h0	INIT[5]	1
PLL_CONFIG_HIGH	PLL_LOCKCNT	INIT[58:55]	4'hF	INIT[6]	1
PLL_CONFIG_HIGH	PLL_BYPASS	INIT[59:59]	1'h1	INIT[7]	1
PLL_CONFIG_HIGH	PLL_MODE_1V2	INIT[60:60]	1'h1	INIT[8]	1
PLL_CONFIG_HIGH	PLL_MODE_3V3	INIT[61:61]	1'h1	INIT[9]	1
PLL_CONFIG_HIGH	PLL_FSE	INIT[62:62]	1'h0	INIT[10]	1
PLL_CONFIG_HIGH	PLL_PD	INIT[63:63]	1'h1	INIT[11]	1
FDDR_FACC_CLK_EN	DDR_CLK_EN	INIT[64:64]	1'h1	INIT[12]	1
FDDR_FACC_MUX_CONFIG	FACC_STANDBY_SEL	INIT[67:65]	3'h0	INIT[13]	1
FDDR_FACC_MUX_CONFIG	FACC_SRC_SEL	INIT[70:68]	3'h0	INIT[14]	1
FDDR_FACC_MUX_CONFIG	FACC_PRE_SRC_SEL	INIT[71:71]	1'h0	INIT[15]	1
FDDR_FACC_MUX_CONFIG	FACC_GLMUX_SEL	INIT[72:72]	1'h1	INIT[16]	1
FDDR_FACC_MUX_CONFIG	FACC_FAB_REF_SEL	INIT[73:73]	1'h0	INIT[17]	1
FDDR_FACC_DIVISOR_RATIO	FIC64_DIVISOR	INIT[76:74]	3'h0	INIT[18]	1
FDDR_FACC_DIVISOR_RATIO	DIVISOR_A	INIT[78:77]	2'h0	INIT[19]	1
FDDR_FACC_DIVISOR_RATIO	BASE_DIVISOR	INIT[81:79]	3'h0	INIT[20]	1
PLL_DELAY_LINE_SEL	PLL_REF_DEL_SEL	INIT[83:82]	2'h0	INIT[21]	1
PLL_DELAY_LINE_SEL	PLL_FB_DEL_SEL	INIT[85:84]	2'h0	INIT[21]	1
FDDR_SOFT_RESET	FDDR_CTLR_SOFTRESET	INIT[86:86]	1'h1	INIT[22]	1
FDDR_SOFT_RESET	FDDR_FIC64_SOFTRESET	INIT[87:87]	1'h1	INIT[23]	1
FDDR_IO_CALIB	PCODE	INIT[93:88]	'h2c	INIT[24]	1
FDDR_IO_CALIB	NCODE	INIT[99:94]	'h2a	INIT[24]	1
FDDR_IO_CALIB	CALIB_START	INIT[100:100]	1'h0	INIT[24]	1
FDDR_IO_CALIB	CALIB_LOCK	INIT[101:101]	1'h0	INIT[24]	1
FDDR_IO_CALIB	CALIB_TRIM	INIT[102:102]	1	INIT[24]	1
FDDR_INTERRUPT_ENABLE	FPLL_LOCK_INT_ENABLE	INIT[103:103]	1'h0	INIT[25]	1
FDDR_INTERRUPT_ENABLE	FPLL_LOCKLOST_INT_ENABLE	INIT[104:104]	1'h0	INIT[25]	1
FDDR_INTERRUPT_ENABLE	FABRIC_PLL_LOCK_INT_ENABLE	INIT[105:105]	1'h0	INIT[25]	1
FDDR_INTERRUPT_ENABLE	FABRIC_PLL_LOCKLOST_INT_ENABLE	INIT[106:106]	1'h0	INIT[25]	1
FDDR_INTERRUPT_ENABLE	FDDR_ECC_INT_ENABLE	INIT[107:107]	1'h0	INIT[25]	1
FDDR_INTERRUPT_ENABLE	IO_CALIB_INT_ENABLE	INIT[108:108]	1'h0	INIT[25]	1
FDDR_INTERRUPT_ENABLE	FIC64_INT_ENABLE	INIT[109:109]	1'h0	INIT[25]	1
F_AXI_AHB_MODE_SEL	F_AXI_AHB_MODE	INIT[110:110]	1'h0	INIT[26]	1
PHY_SELF_REF_EN	PHY_SELF_REF_EN	INIT[111:111]	1'h0	INIT[27]	1

(*) Lock Value = 0, disables modification of the Register field.

SERDES_IF_0 ( Unused )

Register	Field	INIT	Value	Lock INIT	Lock Value(*)
SER_PLL_CONFIG_LOW	PLL_REF_DIVISOR	INIT[85:80]	6'h1	INIT[0]	1
SER_PLL_CONFIG_LOW	PLL_FEEDBACK_DIVISOR	INIT[95:86]	10'h2	INIT[1]	1
SER_PLL_CONFIG_LOW	PLL_OUTPUT_DIVISOR	INIT[98:96]	3'h2	INIT[2]	1
SER_PLL_CONFIG_HIGH	PLL_FILTER_RANGE	INIT[102:99]	4'h9	INIT[3]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKWIN	INIT[105:103]	3'h0	INIT[4]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKCNT	INIT[109:106]	4'hF	INIT[5]	1
SER_PLL_CONFIG_HIGH	PLL_RESET	INIT[110:110]	1'h1	INIT[6]	1
SER_PLL_CONFIG_HIGH	PLL_BYPASS	INIT[111:111]	1'h1	INIT[7]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_1V2	INIT[112:112]	1'h1	INIT[8]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_3V3	INIT[113:113]	1'h1	INIT[9]	1
SER_PLL_CONFIG_HIGH	PLL_FSE	INIT[114:114]	1'h0	INIT[10]	1
SER_PLL_CONFIG_HIGH	PLL_PD	INIT[115:115]	1'h0	INIT[11]	1
SERDESIF_SOFT_RESET	PCIE_CTLR_SOFTRESET	INIT[116:116]	1'h1	INIT[12]	1
SERDESIF_SOFT_RESET	XAUI_CTRL_SOFTRESET	INIT[117:117]	1'h1	INIT[13]	1
SERDESIF_SOFT_RESET	SERDES_LANE0_SOFTRESET	INIT[118:118]	1'h1	INIT[14]	1
SERDESIF_SOFT_RESET	SERDES_LANE1_SOFTRESET	INIT[119:119]	1'h1	INIT[15]	1
SERDESIF_SOFT_RESET	SERDES_LANE2_SOFTRESET	INIT[120:120]	1'h1	INIT[16]	1
SERDESIF_SOFT_RESET	SERDES_LANE3_SOFTRESET	INIT[121:121]	1'h1	INIT[17]	1
SER_INTERRUPT_ENABLE	SPLL_LOCK_INT_ENABLE	INIT[122:122]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	SPLL_LOCKLOST_INT_ENABLE	INIT[123:123]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCK_INT_ENABLE	INIT[124:124]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCKLOST_INT_ENABLE	INIT[125:125]	1'h0	INIT[18]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_MASTER	INIT[126:126]	1'h1	INIT[19]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_SLAVE	INIT[127:127]	1'h1	INIT[20]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_EN	INIT[130:128]	3'h7	INIT[21]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_INTR_EN	INIT[133:131]	3'h7	INIT[22]	1
CONFIG_TEST_IN	CONFIG_TEST_IN	INIT[165:134]	32'h0	INIT[23]	1
TEST_OUT_READ_ADDR	TEST_OUT_READ_ADDR	INIT[170:166]	5'h0	INIT[24]	1
CONFIG_PCIE_PM	CFGR_SLOT_CONFIG	INIT[171:171]	1'h0	INIT[25]	1
CONFIG_PCIE_PM	CFGR_PM_AUX_PWR	INIT[172:172]	1'h0	INIT[26]	1
CONFIG_PCIE_PM	CFGR_L2_P2_ENABLE	INIT[173:173]	1'h0	INIT[27]	1
CONFIG_PCIE_PM	CFGR_TX_SWING	INIT[174:174]	1'h0	INIT[28]	1
CONFIG_PHY_MODE_0	CONFIG_PHY_MODE	INIT[190:175]	16'h5555	INIT[29]	1
CONFIG_PHY_MODE_1	CONFIG_ECPS_SEL	INIT[194:191]	4'h0	INIT[30]	1
CONFIG_PHY_MODE_1	CONFIG_LINKK2LANE	INIT[198:195]	4'hF	INIT[31]	1
CONFIG_PHY_MODE_1	CONFIG_REG_LANE_SEL	INIT[202:199]	4'hF	INIT[32]	1
CONFIG_PHY_MODE_2	CONFIG_REXT_SEL	INIT[210:203]	8'h0	INIT[33]	1
CONFIG_PCIE_0	PCIE_VENDOR_ID	INIT[226:211]	16'h0	INIT[34]	1
CONFIG_PCIE_0	PCIE_DEVICE_ID	INIT[242:227]	16'h0	INIT[35]	1
CONFIG_PCIE_1	PCIE_SUB_VENDOR_ID	INIT[258:243]	16'h0	INIT[36]	1
CONFIG_PCIE_1	PCIE_SUB_DEVICE_ID	INIT[274:259]	16'h0	INIT[37]	1
CONFIG_PCIE_2	PCIE_REV_ID	INIT[290:275]	16'h0	INIT[38]	1
CONFIG_PCIE_2	PCIE_CLASS_CODE	INIT[306:291]	16'h0	INIT[39]	1
CONFIG_PCIE_3	K_BRIDGE_SPEED	INIT[307:307]	1'h0	INIT[40]	1
CONFIG_PCIE_3	K_BRIDGE_EMPH	INIT[308:308]	1'h0	INIT[41]	1
CONFIG_PCIE_3	K_BRIDGE_SPEC_REV	INIT[310:309]	2'h0	INIT[42]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_0	INIT[314:311]	4'h0	INIT[43]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_0	INIT[319:315]	5'h0	INIT[44]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_1	INIT[323:320]	4'h0	INIT[45]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_1	INIT[328:324]	5'h0	INIT[46]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_2	INIT[332:329]	4'h0	INIT[47]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_2	INIT[337:333]	5'h0	INIT[48]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_3	INIT[341:338]	4'h0	INIT[49]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_3	INIT[346:342]	5'h0	INIT[50]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_4	INIT[350:347]	4'h0	INIT[51]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_4	INIT[355:351]	5'h0	INIT[52]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_5	INIT[359:356]	4'h0	INIT[53]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_5	INIT[364:360]	5'h0	INIT[54]	1
REFCLK_SEL	LANE01_REFCLK_SEL	INIT[366:365]	2'h0	INIT[55]	1
REFCLK_SEL	LANE23_REFCLK_SEL	INIT[368:367]	2'h0	INIT[56]	1
PCLK_SEL	PCIE_CORECLK_SEL	INIT[370:369]	2'h0	INIT[57]	1
PCLK_SEL	PIPE_PCLKIN_LANE01_SEL	INIT[372:371]	2'h0	INIT[58]	1
PCLK_SEL	PIPE_PCLKIN_LANE23_SEL	INIT[374:373]	2'h0	INIT[59]	1
ECPS_RSTN_SEL	FABRIC_EPCS_RSTN_SEL	INIT[378:375]	4'h0	INIT[60]	1
MBIST_CLK_SEL	MBIST_CLK_SEL	INIT[379:379]	1'h0	INIT[61]	1
SERDES_FATC_RESET	FATC_RESET	INIT[380:380]	1'h1	INIT[62]	1
RC_OSC_SPLL_REFCLK_SEL	RC_OSC_REFCLK_SEL	INIT[381:381]	1'h1	INIT[63]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSE	INIT[382:382]	1'h0	INIT[64]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMD	INIT[384:383]	2'h0	INIT[65]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMF	INIT[389:385]	5'h0	INIT[66]	1
CONF_AXI_MSTR_WNDW_0	CONF_AXI_MSTR_WNDW_0	INIT[421:390]	32'h0	INIT[67]	1
CONF_AXI_MSTR_WNDW_1	CONF_AXI_MSTR_WNDW_1	INIT[453:422]	32'h0	INIT[68]	1
CONF_AXI_MSTR_WNDW_2	CONF_AXI_MSTR_WNDW_2	INIT[485:454]	32'h0	INIT[69]	1
CONF_AXI_MSTR_WNDW_3	CONF_AXI_MSTR_WNDW_3	INIT[489:486]	4'h0	INIT[70]	1
CONF_AXI_SLV_WNDW_0	CONF_AXI_SLV_WNDW_0	INIT[521:490]	32'h0	INIT[71]	1
CONF_AXI_SLV_WNDW_1	CONF_AXI_SLV_WNDW_1	INIT[553:522]	32'h0	INIT[72]	1
CONF_AXI_SLV_WNDW_2	CONF_AXI_SLV_WNDW_2	INIT[585:554]	32'h0	INIT[73]	1
CONF_AXI_SLV_WNDW_3	CONF_AXI_SLV_WNDW_3	INIT[588:586]	3'h0	INIT[74]	1
DESKEW_CONFIG	DESKEW_PLL_REF_CLK	INIT[590:589]	2'h0	INIT[75]	1
DESKEW_CONFIG	DESKEW_PLL_FDB_CLK	INIT[592:591]	2'h0	INIT[76]	1
DEBUG_MODE_KEY	DEBUG_MODE_KEY	INIT[600:593]	8'h0	INIT[77]	1
ATSPEED_CLK_SEL	ATSPEED_CLK_SEL	INIT[601:601]	1'h0	INIT[78]	1
EXTRA_BITS	EXTRA_BITS	INIT[609:602]	8'h0F	INIT[79]	1

(*) Lock Value = 0, disables modification of the Register field.

SERDES_IF_1 ( Unused )

Register	Field	INIT	Value	Lock INIT	Lock Value(*)
SER_PLL_CONFIG_LOW	PLL_REF_DIVISOR	INIT[85:80]	6'h1	INIT[0]	1
SER_PLL_CONFIG_LOW	PLL_FEEDBACK_DIVISOR	INIT[95:86]	10'h2	INIT[1]	1
SER_PLL_CONFIG_LOW	PLL_OUTPUT_DIVISOR	INIT[98:96]	3'h2	INIT[2]	1
SER_PLL_CONFIG_HIGH	PLL_FILTER_RANGE	INIT[102:99]	4'h9	INIT[3]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKWIN	INIT[105:103]	3'h0	INIT[4]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKCNT	INIT[109:106]	4'hF	INIT[5]	1
SER_PLL_CONFIG_HIGH	PLL_RESET	INIT[110:110]	1'h1	INIT[6]	1
SER_PLL_CONFIG_HIGH	PLL_BYPASS	INIT[111:111]	1'h1	INIT[7]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_1V2	INIT[112:112]	1'h1	INIT[8]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_3V3	INIT[113:113]	1'h1	INIT[9]	1
SER_PLL_CONFIG_HIGH	PLL_FSE	INIT[114:114]	1'h0	INIT[10]	1
SER_PLL_CONFIG_HIGH	PLL_PD	INIT[115:115]	1'h0	INIT[11]	1
SERDESIF_SOFT_RESET	PCIE_CTLR_SOFTRESET	INIT[116:116]	1'h1	INIT[12]	1
SERDESIF_SOFT_RESET	XAUI_CTRL_SOFTRESET	INIT[117:117]	1'h1	INIT[13]	1
SERDESIF_SOFT_RESET	SERDES_LANE0_SOFTRESET	INIT[118:118]	1'h1	INIT[14]	1
SERDESIF_SOFT_RESET	SERDES_LANE1_SOFTRESET	INIT[119:119]	1'h1	INIT[15]	1
SERDESIF_SOFT_RESET	SERDES_LANE2_SOFTRESET	INIT[120:120]	1'h1	INIT[16]	1
SERDESIF_SOFT_RESET	SERDES_LANE3_SOFTRESET	INIT[121:121]	1'h1	INIT[17]	1
SER_INTERRUPT_ENABLE	SPLL_LOCK_INT_ENABLE	INIT[122:122]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	SPLL_LOCKLOST_INT_ENABLE	INIT[123:123]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCK_INT_ENABLE	INIT[124:124]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCKLOST_INT_ENABLE	INIT[125:125]	1'h0	INIT[18]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_MASTER	INIT[126:126]	1'h1	INIT[19]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_SLAVE	INIT[127:127]	1'h1	INIT[20]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_EN	INIT[130:128]	3'h7	INIT[21]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_INTR_EN	INIT[133:131]	3'h7	INIT[22]	1
CONFIG_TEST_IN	CONFIG_TEST_IN	INIT[165:134]	32'h0	INIT[23]	1
TEST_OUT_READ_ADDR	TEST_OUT_READ_ADDR	INIT[170:166]	5'h0	INIT[24]	1
CONFIG_PCIE_PM	CFGR_SLOT_CONFIG	INIT[171:171]	1'h0	INIT[25]	1
CONFIG_PCIE_PM	CFGR_PM_AUX_PWR	INIT[172:172]	1'h0	INIT[26]	1
CONFIG_PCIE_PM	CFGR_L2_P2_ENABLE	INIT[173:173]	1'h0	INIT[27]	1
CONFIG_PCIE_PM	CFGR_TX_SWING	INIT[174:174]	1'h0	INIT[28]	1
CONFIG_PHY_MODE_0	CONFIG_PHY_MODE	INIT[190:175]	16'h5555	INIT[29]	1
CONFIG_PHY_MODE_1	CONFIG_ECPS_SEL	INIT[194:191]	4'h0	INIT[30]	1
CONFIG_PHY_MODE_1	CONFIG_LINKK2LANE	INIT[198:195]	4'hF	INIT[31]	1
CONFIG_PHY_MODE_1	CONFIG_REG_LANE_SEL	INIT[202:199]	4'hF	INIT[32]	1
CONFIG_PHY_MODE_2	CONFIG_REXT_SEL	INIT[210:203]	8'h0	INIT[33]	1
CONFIG_PCIE_0	PCIE_VENDOR_ID	INIT[226:211]	16'h0	INIT[34]	1
CONFIG_PCIE_0	PCIE_DEVICE_ID	INIT[242:227]	16'h0	INIT[35]	1
CONFIG_PCIE_1	PCIE_SUB_VENDOR_ID	INIT[258:243]	16'h0	INIT[36]	1
CONFIG_PCIE_1	PCIE_SUB_DEVICE_ID	INIT[274:259]	16'h0	INIT[37]	1
CONFIG_PCIE_2	PCIE_REV_ID	INIT[290:275]	16'h0	INIT[38]	1
CONFIG_PCIE_2	PCIE_CLASS_CODE	INIT[306:291]	16'h0	INIT[39]	1
CONFIG_PCIE_3	K_BRIDGE_SPEED	INIT[307:307]	1'h0	INIT[40]	1
CONFIG_PCIE_3	K_BRIDGE_EMPH	INIT[308:308]	1'h0	INIT[41]	1
CONFIG_PCIE_3	K_BRIDGE_SPEC_REV	INIT[310:309]	2'h0	INIT[42]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_0	INIT[314:311]	4'h0	INIT[43]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_0	INIT[319:315]	5'h0	INIT[44]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_1	INIT[323:320]	4'h0	INIT[45]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_1	INIT[328:324]	5'h0	INIT[46]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_2	INIT[332:329]	4'h0	INIT[47]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_2	INIT[337:333]	5'h0	INIT[48]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_3	INIT[341:338]	4'h0	INIT[49]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_3	INIT[346:342]	5'h0	INIT[50]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_4	INIT[350:347]	4'h0	INIT[51]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_4	INIT[355:351]	5'h0	INIT[52]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_5	INIT[359:356]	4'h0	INIT[53]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_5	INIT[364:360]	5'h0	INIT[54]	1
REFCLK_SEL	LANE01_REFCLK_SEL	INIT[366:365]	2'h0	INIT[55]	1
REFCLK_SEL	LANE23_REFCLK_SEL	INIT[368:367]	2'h0	INIT[56]	1
PCLK_SEL	PCIE_CORECLK_SEL	INIT[370:369]	2'h0	INIT[57]	1
PCLK_SEL	PIPE_PCLKIN_LANE01_SEL	INIT[372:371]	2'h0	INIT[58]	1
PCLK_SEL	PIPE_PCLKIN_LANE23_SEL	INIT[374:373]	2'h0	INIT[59]	1
ECPS_RSTN_SEL	FABRIC_EPCS_RSTN_SEL	INIT[378:375]	4'h0	INIT[60]	1
MBIST_CLK_SEL	MBIST_CLK_SEL	INIT[379:379]	1'h0	INIT[61]	1
SERDES_FATC_RESET	FATC_RESET	INIT[380:380]	1'h1	INIT[62]	1
RC_OSC_SPLL_REFCLK_SEL	RC_OSC_REFCLK_SEL	INIT[381:381]	1'h1	INIT[63]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSE	INIT[382:382]	1'h0	INIT[64]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMD	INIT[384:383]	2'h0	INIT[65]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMF	INIT[389:385]	5'h0	INIT[66]	1
CONF_AXI_MSTR_WNDW_0	CONF_AXI_MSTR_WNDW_0	INIT[421:390]	32'h0	INIT[67]	1
CONF_AXI_MSTR_WNDW_1	CONF_AXI_MSTR_WNDW_1	INIT[453:422]	32'h0	INIT[68]	1
CONF_AXI_MSTR_WNDW_2	CONF_AXI_MSTR_WNDW_2	INIT[485:454]	32'h0	INIT[69]	1
CONF_AXI_MSTR_WNDW_3	CONF_AXI_MSTR_WNDW_3	INIT[489:486]	4'h0	INIT[70]	1
CONF_AXI_SLV_WNDW_0	CONF_AXI_SLV_WNDW_0	INIT[521:490]	32'h0	INIT[71]	1
CONF_AXI_SLV_WNDW_1	CONF_AXI_SLV_WNDW_1	INIT[553:522]	32'h0	INIT[72]	1
CONF_AXI_SLV_WNDW_2	CONF_AXI_SLV_WNDW_2	INIT[585:554]	32'h0	INIT[73]	1
CONF_AXI_SLV_WNDW_3	CONF_AXI_SLV_WNDW_3	INIT[588:586]	3'h0	INIT[74]	1
DESKEW_CONFIG	DESKEW_PLL_REF_CLK	INIT[590:589]	2'h0	INIT[75]	1
DESKEW_CONFIG	DESKEW_PLL_FDB_CLK	INIT[592:591]	2'h0	INIT[76]	1
DEBUG_MODE_KEY	DEBUG_MODE_KEY	INIT[600:593]	8'h0	INIT[77]	1
ATSPEED_CLK_SEL	ATSPEED_CLK_SEL	INIT[601:601]	1'h0	INIT[78]	1
EXTRA_BITS	EXTRA_BITS	INIT[609:602]	8'h0F	INIT[79]	1

(*) Lock Value = 0, disables modification of the Register field.

SERDES_IF_2 ( Unused )

Register	Field	INIT	Value	Lock INIT	Lock Value(*)
SER_PLL_CONFIG_LOW	PLL_REF_DIVISOR	INIT[85:80]	6'h1	INIT[0]	1
SER_PLL_CONFIG_LOW	PLL_FEEDBACK_DIVISOR	INIT[95:86]	10'h2	INIT[1]	1
SER_PLL_CONFIG_LOW	PLL_OUTPUT_DIVISOR	INIT[98:96]	3'h2	INIT[2]	1
SER_PLL_CONFIG_HIGH	PLL_FILTER_RANGE	INIT[102:99]	4'h9	INIT[3]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKWIN	INIT[105:103]	3'h0	INIT[4]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKCNT	INIT[109:106]	4'hF	INIT[5]	1
SER_PLL_CONFIG_HIGH	PLL_RESET	INIT[110:110]	1'h1	INIT[6]	1
SER_PLL_CONFIG_HIGH	PLL_BYPASS	INIT[111:111]	1'h1	INIT[7]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_1V2	INIT[112:112]	1'h1	INIT[8]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_3V3	INIT[113:113]	1'h1	INIT[9]	1
SER_PLL_CONFIG_HIGH	PLL_FSE	INIT[114:114]	1'h0	INIT[10]	1
SER_PLL_CONFIG_HIGH	PLL_PD	INIT[115:115]	1'h0	INIT[11]	1
SERDESIF_SOFT_RESET	PCIE_CTLR_SOFTRESET	INIT[116:116]	1'h1	INIT[12]	1
SERDESIF_SOFT_RESET	XAUI_CTRL_SOFTRESET	INIT[117:117]	1'h1	INIT[13]	1
SERDESIF_SOFT_RESET	SERDES_LANE0_SOFTRESET	INIT[118:118]	1'h1	INIT[14]	1
SERDESIF_SOFT_RESET	SERDES_LANE1_SOFTRESET	INIT[119:119]	1'h1	INIT[15]	1
SERDESIF_SOFT_RESET	SERDES_LANE2_SOFTRESET	INIT[120:120]	1'h1	INIT[16]	1
SERDESIF_SOFT_RESET	SERDES_LANE3_SOFTRESET	INIT[121:121]	1'h1	INIT[17]	1
SER_INTERRUPT_ENABLE	SPLL_LOCK_INT_ENABLE	INIT[122:122]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	SPLL_LOCKLOST_INT_ENABLE	INIT[123:123]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCK_INT_ENABLE	INIT[124:124]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCKLOST_INT_ENABLE	INIT[125:125]	1'h0	INIT[18]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_MASTER	INIT[126:126]	1'h1	INIT[19]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_SLAVE	INIT[127:127]	1'h1	INIT[20]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_EN	INIT[130:128]	3'h7	INIT[21]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_INTR_EN	INIT[133:131]	3'h7	INIT[22]	1
CONFIG_TEST_IN	CONFIG_TEST_IN	INIT[165:134]	32'h0	INIT[23]	1
TEST_OUT_READ_ADDR	TEST_OUT_READ_ADDR	INIT[170:166]	5'h0	INIT[24]	1
CONFIG_PCIE_PM	CFGR_SLOT_CONFIG	INIT[171:171]	1'h0	INIT[25]	1
CONFIG_PCIE_PM	CFGR_PM_AUX_PWR	INIT[172:172]	1'h0	INIT[26]	1
CONFIG_PCIE_PM	CFGR_L2_P2_ENABLE	INIT[173:173]	1'h0	INIT[27]	1
CONFIG_PCIE_PM	CFGR_TX_SWING	INIT[174:174]	1'h0	INIT[28]	1
CONFIG_PHY_MODE_0	CONFIG_PHY_MODE	INIT[190:175]	16'h5555	INIT[29]	1
CONFIG_PHY_MODE_1	CONFIG_ECPS_SEL	INIT[194:191]	4'h0	INIT[30]	1
CONFIG_PHY_MODE_1	CONFIG_LINKK2LANE	INIT[198:195]	4'hF	INIT[31]	1
CONFIG_PHY_MODE_1	CONFIG_REG_LANE_SEL	INIT[202:199]	4'hF	INIT[32]	1
CONFIG_PHY_MODE_2	CONFIG_REXT_SEL	INIT[210:203]	8'h0	INIT[33]	1
CONFIG_PCIE_0	PCIE_VENDOR_ID	INIT[226:211]	16'h0	INIT[34]	1
CONFIG_PCIE_0	PCIE_DEVICE_ID	INIT[242:227]	16'h0	INIT[35]	1
CONFIG_PCIE_1	PCIE_SUB_VENDOR_ID	INIT[258:243]	16'h0	INIT[36]	1
CONFIG_PCIE_1	PCIE_SUB_DEVICE_ID	INIT[274:259]	16'h0	INIT[37]	1
CONFIG_PCIE_2	PCIE_REV_ID	INIT[290:275]	16'h0	INIT[38]	1
CONFIG_PCIE_2	PCIE_CLASS_CODE	INIT[306:291]	16'h0	INIT[39]	1
CONFIG_PCIE_3	K_BRIDGE_SPEED	INIT[307:307]	1'h0	INIT[40]	1
CONFIG_PCIE_3	K_BRIDGE_EMPH	INIT[308:308]	1'h0	INIT[41]	1
CONFIG_PCIE_3	K_BRIDGE_SPEC_REV	INIT[310:309]	2'h0	INIT[42]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_0	INIT[314:311]	4'h0	INIT[43]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_0	INIT[319:315]	5'h0	INIT[44]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_1	INIT[323:320]	4'h0	INIT[45]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_1	INIT[328:324]	5'h0	INIT[46]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_2	INIT[332:329]	4'h0	INIT[47]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_2	INIT[337:333]	5'h0	INIT[48]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_3	INIT[341:338]	4'h0	INIT[49]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_3	INIT[346:342]	5'h0	INIT[50]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_4	INIT[350:347]	4'h0	INIT[51]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_4	INIT[355:351]	5'h0	INIT[52]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_5	INIT[359:356]	4'h0	INIT[53]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_5	INIT[364:360]	5'h0	INIT[54]	1
REFCLK_SEL	LANE01_REFCLK_SEL	INIT[366:365]	2'h0	INIT[55]	1
REFCLK_SEL	LANE23_REFCLK_SEL	INIT[368:367]	2'h0	INIT[56]	1
PCLK_SEL	PCIE_CORECLK_SEL	INIT[370:369]	2'h0	INIT[57]	1
PCLK_SEL	PIPE_PCLKIN_LANE01_SEL	INIT[372:371]	2'h0	INIT[58]	1
PCLK_SEL	PIPE_PCLKIN_LANE23_SEL	INIT[374:373]	2'h0	INIT[59]	1
ECPS_RSTN_SEL	FABRIC_EPCS_RSTN_SEL	INIT[378:375]	4'h0	INIT[60]	1
MBIST_CLK_SEL	MBIST_CLK_SEL	INIT[379:379]	1'h0	INIT[61]	1
SERDES_FATC_RESET	FATC_RESET	INIT[380:380]	1'h1	INIT[62]	1
RC_OSC_SPLL_REFCLK_SEL	RC_OSC_REFCLK_SEL	INIT[381:381]	1'h1	INIT[63]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSE	INIT[382:382]	1'h0	INIT[64]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMD	INIT[384:383]	2'h0	INIT[65]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMF	INIT[389:385]	5'h0	INIT[66]	1
CONF_AXI_MSTR_WNDW_0	CONF_AXI_MSTR_WNDW_0	INIT[421:390]	32'h0	INIT[67]	1
CONF_AXI_MSTR_WNDW_1	CONF_AXI_MSTR_WNDW_1	INIT[453:422]	32'h0	INIT[68]	1
CONF_AXI_MSTR_WNDW_2	CONF_AXI_MSTR_WNDW_2	INIT[485:454]	32'h0	INIT[69]	1
CONF_AXI_MSTR_WNDW_3	CONF_AXI_MSTR_WNDW_3	INIT[489:486]	4'h0	INIT[70]	1
CONF_AXI_SLV_WNDW_0	CONF_AXI_SLV_WNDW_0	INIT[521:490]	32'h0	INIT[71]	1
CONF_AXI_SLV_WNDW_1	CONF_AXI_SLV_WNDW_1	INIT[553:522]	32'h0	INIT[72]	1
CONF_AXI_SLV_WNDW_2	CONF_AXI_SLV_WNDW_2	INIT[585:554]	32'h0	INIT[73]	1
CONF_AXI_SLV_WNDW_3	CONF_AXI_SLV_WNDW_3	INIT[588:586]	3'h0	INIT[74]	1
DESKEW_CONFIG	DESKEW_PLL_REF_CLK	INIT[590:589]	2'h0	INIT[75]	1
DESKEW_CONFIG	DESKEW_PLL_FDB_CLK	INIT[592:591]	2'h0	INIT[76]	1
DEBUG_MODE_KEY	DEBUG_MODE_KEY	INIT[600:593]	8'h0	INIT[77]	1
ATSPEED_CLK_SEL	ATSPEED_CLK_SEL	INIT[601:601]	1'h0	INIT[78]	1
EXTRA_BITS	EXTRA_BITS	INIT[609:602]	8'h0F	INIT[79]	1

(*) Lock Value = 0, disables modification of the Register field.

SERDES_IF_0/SERDESIF_INST/INST_SERDESIF_IP

Register	Field	INIT	Value	Lock INIT	Lock Value(*)
SER_PLL_CONFIG_LOW	PLL_REF_DIVISOR	INIT[85:80]	6'h01	INIT[0]	1
SER_PLL_CONFIG_LOW	PLL_FEEDBACK_DIVISOR	INIT[95:86]	10'h002	INIT[1]	1
SER_PLL_CONFIG_LOW	PLL_OUTPUT_DIVISOR	INIT[98:96]	3'h2	INIT[2]	1
SER_PLL_CONFIG_HIGH	PLL_FILTER_RANGE	INIT[102:99]	4'h9	INIT[3]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKWIN	INIT[105:103]	3'h4	INIT[4]	1
SER_PLL_CONFIG_HIGH	PLL_LOCKCNT	INIT[109:106]	4'h5	INIT[5]	1
SER_PLL_CONFIG_HIGH	PLL_RESET	INIT[110:110]	1'h1	INIT[6]	1
SER_PLL_CONFIG_HIGH	PLL_BYPASS	INIT[111:111]	1'h1	INIT[7]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_1V2	INIT[112:112]	1'h1	INIT[8]	1
SER_PLL_CONFIG_HIGH	PLL_MODE_3V3	INIT[113:113]	1'h1	INIT[9]	1
SER_PLL_CONFIG_HIGH	PLL_FSE	INIT[114:114]	1'h0	INIT[10]	1
SER_PLL_CONFIG_HIGH	PLL_PD	INIT[115:115]	1'h1	INIT[11]	1
SERDESIF_SOFT_RESET	PCIE_CTLR_SOFTRESET	INIT[116:116]	1'h1	INIT[12]	1
SERDESIF_SOFT_RESET	XAUI_CTRL_SOFTRESET	INIT[117:117]	1'h1	INIT[13]	1
SERDESIF_SOFT_RESET	SERDES_LANE0_SOFTRESET	INIT[118:118]	1'h1	INIT[14]	1
SERDESIF_SOFT_RESET	SERDES_LANE1_SOFTRESET	INIT[119:119]	1'h1	INIT[15]	1
SERDESIF_SOFT_RESET	SERDES_LANE2_SOFTRESET	INIT[120:120]	1'h1	INIT[16]	1
SERDESIF_SOFT_RESET	SERDES_LANE3_SOFTRESET	INIT[121:121]	1'h1	INIT[17]	1
SER_INTERRUPT_ENABLE	SPLL_LOCK_INT_ENABLE	INIT[122:122]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	SPLL_LOCKLOST_INT_ENABLE	INIT[123:123]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCK_INT_ENABLE	INIT[124:124]	1'h0	INIT[18]	1
SER_INTERRUPT_ENABLE	FPLL_LOCKLOST_INT_ENABLE	INIT[125:125]	1'h0	INIT[18]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_MASTER	INIT[126:126]	1'h1	INIT[19]	1
CONFIG_AXI_AHB_BRIDGE	CFGR_AXI_AHB_SLAVE	INIT[127:127]	1'h1	INIT[20]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_EN	INIT[130:128]	3'h7	INIT[21]	1
CONFIG_ECC_INTR_ENABLE	CFGR_PCIE_ECC_INTR_EN	INIT[133:131]	3'h0	INIT[22]	1
CONFIG_TEST_IN	CONFIG_TEST_IN	INIT[165:134]	32'h00000000	INIT[23]	1
TEST_OUT_READ_ADDR	TEST_OUT_READ_ADDR	INIT[170:166]	5'h00	INIT[24]	1
CONFIG_PCIE_PM	CFGR_SLOT_CONFIG	INIT[171:171]	1'h0	INIT[25]	1
CONFIG_PCIE_PM	CFGR_PM_AUX_PWR	INIT[172:172]	1'h0	INIT[26]	1
CONFIG_PCIE_PM	CFGR_L2_P2_ENABLE	INIT[173:173]	1'h0	INIT[27]	1
CONFIG_PCIE_PM	CFGR_TX_SWING	INIT[174:174]	1'h0	INIT[28]	1
CONFIG_PHY_MODE_0	CONFIG_PHY_MODE	INIT[190:175]	16'h5FFF	INIT[29]	1
CONFIG_PHY_MODE_1	CONFIG_ECPS_SEL	INIT[194:191]	4'hF	INIT[30]	1
CONFIG_PHY_MODE_1	CONFIG_LINKK2LANE	INIT[198:195]	4'h0	INIT[31]	1
CONFIG_PHY_MODE_1	CONFIG_REG_LANE_SEL	INIT[202:199]	4'hF	INIT[32]	1
CONFIG_PHY_MODE_2	CONFIG_REXT_SEL	INIT[210:203]	8'h44	INIT[33]	1
CONFIG_PCIE_0	PCIE_VENDOR_ID	INIT[226:211]	16'h0000	INIT[34]	1
CONFIG_PCIE_0	PCIE_DEVICE_ID	INIT[242:227]	16'h0000	INIT[35]	1
CONFIG_PCIE_1	PCIE_SUB_VENDOR_ID	INIT[258:243]	16'h0000	INIT[36]	1
CONFIG_PCIE_1	PCIE_SUB_DEVICE_ID	INIT[274:259]	16'h0000	INIT[37]	1
CONFIG_PCIE_2	PCIE_REV_ID	INIT[290:275]	16'h0000	INIT[38]	1
CONFIG_PCIE_2	PCIE_CLASS_CODE	INIT[306:291]	16'h0000	INIT[39]	1
CONFIG_PCIE_3	K_BRIDGE_SPEED	INIT[307:307]	1'h0	INIT[40]	0
CONFIG_PCIE_3	K_BRIDGE_EMPH	INIT[308:308]	1'h0	INIT[41]	1
CONFIG_PCIE_3	K_BRIDGE_SPEC_REV	INIT[310:309]	2'h0	INIT[42]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_0	INIT[314:311]	4'h0	INIT[43]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_0	INIT[319:315]	5'h00	INIT[44]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_CONTROL_1	INIT[323:320]	4'h0	INIT[45]	1
CONFIG_BAR_SIZE_0_1	CONFIG_BAR_SIZE_1	INIT[328:324]	5'h00	INIT[46]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_2	INIT[332:329]	4'h0	INIT[47]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_2	INIT[337:333]	5'h00	INIT[48]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_CONTROL_3	INIT[341:338]	4'h0	INIT[49]	1
CONFIG_BAR_SIZE_2_3	CONFIG_BAR_SIZE_3	INIT[346:342]	5'h00	INIT[50]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_4	INIT[350:347]	4'h0	INIT[51]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_4	INIT[355:351]	5'h00	INIT[52]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_CONTROL_5	INIT[359:356]	4'h0	INIT[53]	1
CONFIG_BAR_SIZE_3_4	CONFIG_BAR_SIZE_5	INIT[364:360]	5'h00	INIT[54]	1
REFCLK_SEL	LANE01_REFCLK_SEL	INIT[366:365]	2'h1	INIT[55]	1
REFCLK_SEL	LANE23_REFCLK_SEL	INIT[368:367]	2'h1	INIT[56]	1
PCLK_SEL	PCIE_CORECLK_SEL	INIT[370:369]	2'h0	INIT[57]	1
PCLK_SEL	PIPE_PCLKIN_LANE01_SEL	INIT[372:371]	2'h0	INIT[58]	1
PCLK_SEL	PIPE_PCLKIN_LANE23_SEL	INIT[374:373]	2'h0	INIT[59]	1
ECPS_RSTN_SEL	FABRIC_EPCS_RSTN_SEL	INIT[378:375]	4'hF	INIT[60]	1
MBIST_CLK_SEL	MBIST_CLK_SEL	INIT[379:379]	1'h0	INIT[61]	1
SERDES_FATC_RESET	FATC_RESET	INIT[380:380]	1'h1	INIT[62]	1
RC_OSC_SPLL_REFCLK_SEL	RC_OSC_REFCLK_SEL	INIT[381:381]	1'h1	INIT[63]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSE	INIT[382:382]	1'h0	INIT[64]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMD	INIT[384:383]	2'h0	INIT[65]	1
SPREAD_SPECTRUM_CLK	PLL_SERDESIF_SSMF	INIT[389:385]	5'h00	INIT[66]	1
CONF_AXI_MSTR_WNDW_0	CONF_AXI_MSTR_WNDW_0	INIT[421:390]	32'h00000000	INIT[67]	1
CONF_AXI_MSTR_WNDW_1	CONF_AXI_MSTR_WNDW_1	INIT[453:422]	32'h00000000	INIT[68]	1
CONF_AXI_MSTR_WNDW_2	CONF_AXI_MSTR_WNDW_2	INIT[485:454]	32'h00000000	INIT[69]	1
CONF_AXI_MSTR_WNDW_3	CONF_AXI_MSTR_WNDW_3	INIT[489:486]	4'h0	INIT[70]	1
CONF_AXI_SLV_WNDW_0	CONF_AXI_SLV_WNDW_0	INIT[521:490]	32'h00000000	INIT[71]	1
CONF_AXI_SLV_WNDW_1	CONF_AXI_SLV_WNDW_1	INIT[553:522]	32'h00000000	INIT[72]	1
CONF_AXI_SLV_WNDW_2	CONF_AXI_SLV_WNDW_2	INIT[585:554]	32'h00000000	INIT[73]	1
CONF_AXI_SLV_WNDW_3	CONF_AXI_SLV_WNDW_3	INIT[588:586]	3'h0	INIT[74]	1
DESKEW_CONFIG	DESKEW_PLL_REF_CLK	INIT[590:589]	2'h0	INIT[75]	1
DESKEW_CONFIG	DESKEW_PLL_FDB_CLK	INIT[592:591]	2'h0	INIT[76]	1
DEBUG_MODE_KEY	DEBUG_MODE_KEY	INIT[600:593]	8'h00	INIT[77]	1
ATSPEED_CLK_SEL	ATSPEED_CLK_SEL	INIT[601:601]	1'h0	INIT[78]	1
EXTRA_BITS	EXTRA_BITS	INIT[609:602]	8'h00	INIT[79]	1

(*) Lock Value = 0, disables modification of the Register field.

SB_sb_0/SB_sb_MSS_0/MSS_ADLIB_INST/INST_MSS_120_IP ( Security Settings )

Register	Field	ACT_UBITS	Value	Lock ACT_UBITS	Lock Value(*)
MM0_1_2_MS0_ALLOWED_R	MM0_1_2_MS0_ALLOWED_R	ACT_UBITS[0:0]	1'h1	N/A	N/A
MM0_1_2_MS1_ALLOWED_R	MM0_1_2_MS1_ALLOWED_R	ACT_UBITS[1:1]	1'h1	N/A	N/A
MM0_1_2_MS2_ALLOWED_R	MM0_1_2_MS2_ALLOWED_R	ACT_UBITS[2:2]	1'h1	N/A	N/A
MM0_1_2_MS3_ALLOWED_R	MM0_1_2_MS3_ALLOWED_R	ACT_UBITS[3:3]	1'h1	N/A	N/A
MM0_1_2_MS6_ALLOWED_R	MM0_1_2_MS6_ALLOWED_R	ACT_UBITS[4:4]	1'h1	N/A	N/A
MM0_1_2_MS0_ALLOWED_W	MM0_1_2_MS0_ALLOWED_W	ACT_UBITS[5:5]	1'h1	N/A	N/A
MM0_1_2_MS1_ALLOWED_W	MM0_1_2_MS1_ALLOWED_W	ACT_UBITS[6:6]	1'h1	N/A	N/A
MM0_1_2_MS2_ALLOWED_W	MM0_1_2_MS2_ALLOWED_W	ACT_UBITS[7:7]	1'h1	N/A	N/A
MM0_1_2_MS3_ALLOWED_W	MM0_1_2_MS3_ALLOWED_W	ACT_UBITS[8:8]	1'h1	N/A	N/A
MM0_1_2_MS6_ALLOWED_W	MM0_1_2_MS6_ALLOWED_W	ACT_UBITS[9:9]	1'h1	N/A	N/A
MM4_5_FIC64_MS0_ALLOWED_R	MM4_5_FIC64_MS0_ALLOWED_R	ACT_UBITS[10:10]	1'h1	N/A	N/A
MM4_5_FIC64_MS1_ALLOWED_R	MM4_5_FIC64_MS1_ALLOWED_R	ACT_UBITS[11:11]	1'h1	N/A	N/A
MM4_5_FIC64_MS2_ALLOWED_R	MM4_5_FIC64_MS2_ALLOWED_R	ACT_UBITS[12:12]	1'h1	N/A	N/A
MM4_5_FIC64_MS3_ALLOWED_R	MM4_5_FIC64_MS3_ALLOWED_R	ACT_UBITS[13:13]	1'h1	N/A	N/A
MM4_5_FIC64_MS6_ALLOWED_R	MM4_5_FIC64_MS6_ALLOWED_R	ACT_UBITS[14:14]	1'h1	N/A	N/A
MM4_5_FIC64_MS0_ALLOWED_W	MM4_5_FIC64_MS0_ALLOWED_W	ACT_UBITS[15:15]	1'h1	N/A	N/A
MM4_5_FIC64_MS1_ALLOWED_W	MM4_5_FIC64_MS1_ALLOWED_W	ACT_UBITS[16:16]	1'h1	N/A	N/A
MM4_5_FIC64_MS2_ALLOWED_W	MM4_5_FIC64_MS2_ALLOWED_W	ACT_UBITS[17:17]	1'h1	N/A	N/A
MM4_5_FIC64_MS3_ALLOWED_W	MM4_5_FIC64_MS3_ALLOWED_W	ACT_UBITS[18:18]	1'h1	N/A	N/A
MM4_5_FIC64_MS6_ALLOWED_W	MM4_5_FIC64_MS6_ALLOWED_W	ACT_UBITS[19:19]	1'h1	N/A	N/A
MM3_6_7_8_MS0_ALLOWED_R	MM3_6_7_8_MS0_ALLOWED_R	ACT_UBITS[20:20]	1'h1	N/A	N/A
MM3_6_7_8_MS1_ALLOWED_R	MM3_6_7_8_MS1_ALLOWED_R	ACT_UBITS[21:21]	1'h1	N/A	N/A
MM3_6_7_8_MS2_ALLOWED_R	MM3_6_7_8_MS2_ALLOWED_R	ACT_UBITS[22:22]	1'h1	N/A	N/A
MM3_6_7_8_MS3_ALLOWED_R	MM3_6_7_8_MS3_ALLOWED_R	ACT_UBITS[23:23]	1'h1	N/A	N/A
MM3_6_7_8_MS6_ALLOWED_R	MM3_6_7_8_MS6_ALLOWED_R	ACT_UBITS[24:24]	1'h1	N/A	N/A
MM3_6_7_8_MS0_ALLOWED_W	MM3_6_7_8_MS0_ALLOWED_W	ACT_UBITS[25:25]	1'h1	N/A	N/A
MM3_6_7_8_MS1_ALLOWED_W	MM3_6_7_8_MS1_ALLOWED_W	ACT_UBITS[26:26]	1'h1	N/A	N/A
MM3_6_7_8_MS2_ALLOWED_W	MM3_6_7_8_MS2_ALLOWED_W	ACT_UBITS[27:27]	1'h1	N/A	N/A
MM3_6_7_8_MS3_ALLOWED_W	MM3_6_7_8_MS3_ALLOWED_W	ACT_UBITS[28:28]	1'h1	N/A	N/A
MM3_6_7_8_MS6_ALLOWED_W	MM3_6_7_8_MS6_ALLOWED_W	ACT_UBITS[29:29]	1'h1	N/A	N/A
MM9_MS0_ALLOWED_R	MM9_MS0_ALLOWED_R	ACT_UBITS[30:30]	1'h1	N/A	N/A
MM9_MS1_ALLOWED_R	MM9_MS1_ALLOWED_R	ACT_UBITS[31:31]	1'h1	N/A	N/A
MM9_MS2_ALLOWED_R	MM9_MS2_ALLOWED_R	ACT_UBITS[32:32]	1'h1	N/A	N/A
MM9_MS3_ALLOWED_R	MM9_MS3_ALLOWED_R	ACT_UBITS[33:33]	1'h1	N/A	N/A
MM9_MS6_ALLOWED_R	MM9_MS6_ALLOWED_R	ACT_UBITS[34:34]	1'h1	N/A	N/A
MM9_MS0_ALLOWED_W	MM9_MS0_ALLOWED_W	ACT_UBITS[35:35]	1'h1	N/A	N/A
MM9_MS1_ALLOWED_W	MM9_MS1_ALLOWED_W	ACT_UBITS[36:36]	1'h1	N/A	N/A
MM9_MS2_ALLOWED_W	MM9_MS2_ALLOWED_W	ACT_UBITS[37:37]	1'h1	N/A	N/A
MM9_MS3_ALLOWED_W	MM9_MS3_ALLOWED_W	ACT_UBITS[38:38]	1'h1	N/A	N/A
MM9_MS6_ALLOWED_W	MM9_MS6_ALLOWED_W	ACT_UBITS[39:39]	1'h1	N/A	N/A
NVM0_LOWER_M3ACCESS	NVM0_LOWER_M3ACCESS	ACT_UBITS[40:40]	1'h1	N/A	N/A
NVM0_LOWER_FABRIC_ACCESS	NVM0_LOWER_FABRIC_ACCESS	ACT_UBITS[41:41]	1'h1	N/A	N/A
NVM0_LOWER_OTHERS_ACCESS	NVM0_LOWER_OTHERS_ACCESS	ACT_UBITS[42:42]	1'h1	N/A	N/A
NVM0_LOWER_ALLOWED	NVM0_LOWER_ALLOWED	ACT_UBITS[43:43]	1'h1	N/A	N/A
NVM0_UPPER_M3ACCESS	NVM0_UPPER_M3ACCESS	ACT_UBITS[44:44]	1'h1	N/A	N/A
NVM0_UPPER_FABRIC_ACCESS	NVM0_UPPER_FABRIC_ACCESS	ACT_UBITS[45:45]	1'h1	N/A	N/A
NVM0_UPPER_OTHERS_ACCESS	NVM0_UPPER_OTHERS_ACCESS	ACT_UBITS[46:46]	1'h1	N/A	N/A
NVM0_UPPER_ALLOWED	NVM0_UPPER_ALLOWED	ACT_UBITS[47:47]	1'h1	N/A	N/A
NVM1_LOWER_M3ACCESS	NVM1_LOWER_M3ACCESS	ACT_UBITS[48:48]	1'h1	N/A	N/A
NVM1_LOWER_FABRIC_ACCESS	NVM1_LOWER_FABRIC_ACCESS	ACT_UBITS[49:49]	1'h1	N/A	N/A
NVM1_LOWER_OTHERS_ACCESS	NVM1_LOWER_OTHERS_ACCESS	ACT_UBITS[50:50]	1'h1	N/A	N/A
NVM1_LOWER_ALLOWED	NVM1_LOWER_ALLOWED	ACT_UBITS[51:51]	1'h1	N/A	N/A
NVM1_UPPER_M3ACCESS	NVM1_UPPER_M3ACCESS	ACT_UBITS[52:52]	1'h1	N/A	N/A
NVM1_UPPER_FABRIC_ACCESS	NVM1_UPPER_FABRIC_ACCESS	ACT_UBITS[53:53]	1'h1	N/A	N/A
NVM1_UPPER_OTHERS_ACCESS	NVM1_UPPER_OTHERS_ACCESS	ACT_UBITS[54:54]	1'h1	N/A	N/A
NVM1_UPPER_ALLOWED	NVM1_UPPER_ALLOWED	ACT_UBITS[55:55]	1'h1	N/A	N/A

(*) Lock Value = 0, disables modification of the Register field.

System controller / M3 Settings

Function	Enabled
System controller suspended mode	No
M3	Yes

CCC-SW0 ( Unused pin tie-off )

Input Pin	Tie-Off
PLL_POWERDOWN_N	0
PRESET_N	1
NGMUX0_ARST_N	1
NGMUX1_ARST_N	1
NGMUX2_ARST_N	1
NGMUX3_ARST_N	1
PLL_ARST_N	1
GPD0_ARST_N	1
GPD1_ARST_N	1
GPD2_ARST_N	1
GPD3_ARST_N	1
CLK0	1
CLK1	1
CLK2	1
CLK3	1
PCLK	1

CCC-SW1 ( Unused pin tie-off )

Input Pin	Tie-Off
PLL_POWERDOWN_N	0
PRESET_N	1
NGMUX0_ARST_N	1
NGMUX1_ARST_N	1
NGMUX2_ARST_N	1
NGMUX3_ARST_N	1
PLL_ARST_N	1
GPD0_ARST_N	1
GPD1_ARST_N	1
GPD2_ARST_N	1
GPD3_ARST_N	1
CLK0	1
CLK1	1
CLK2	1
CLK3	1
PCLK	1

CCC-NW0 ( Unused pin tie-off )

Input Pin	Tie-Off
PLL_POWERDOWN_N	0
PRESET_N	1
NGMUX0_ARST_N	1
NGMUX1_ARST_N	1
NGMUX2_ARST_N	1
NGMUX3_ARST_N	1
PLL_ARST_N	1
GPD0_ARST_N	1
GPD1_ARST_N	1
GPD2_ARST_N	1
GPD3_ARST_N	1
CLK0	1
CLK1	1
CLK2	1
CLK3	1
PCLK	1

CCC-NW1 ( Unused pin tie-off )

Input Pin	Tie-Off
PLL_POWERDOWN_N	0
PRESET_N	1
NGMUX0_ARST_N	1
NGMUX1_ARST_N	1
NGMUX2_ARST_N	1
NGMUX3_ARST_N	1
PLL_ARST_N	1
GPD0_ARST_N	1
GPD1_ARST_N	1
GPD2_ARST_N	1
GPD3_ARST_N	1
CLK0	1
CLK1	1
CLK2	1
CLK3	1
PCLK	1

CCC-NE1 ( Unused pin tie-off )

Input Pin	Tie-Off
PLL_POWERDOWN_N	0
PRESET_N	1
NGMUX0_ARST_N	1
NGMUX1_ARST_N	1
NGMUX2_ARST_N	1
NGMUX3_ARST_N	1
PLL_ARST_N	1
GPD0_ARST_N	1
GPD1_ARST_N	1
GPD2_ARST_N	1
GPD3_ARST_N	1
CLK0	1
CLK1	1
CLK2	1
CLK3	1
PCLK	1

FDDR ( Unused pin tie-off )

Input Pin	Tie-Off
PRESET_N	0
FPGA_FDDR_ARESET_N	1
CLK_BASE	1
PCLK	1

SERDES_IF_0 ( Unused pin tie-off )

Input Pin	Tie-Off
SERDESIF_CORE_RESET_N	0
SERDESIF_PHY_RESET_N	0
APB_RSTN	0
EPCS_PWRDN[1:0]	11
EPCS_RSTN[1:0]	11
PERST_N	1
APB_CLK	1
CLK_BASE	1
FAB_REF_CLK	1
XAUI_FB_CLK	1
FAB_REF_CLK	1

SERDES_IF_1 ( Unused pin tie-off )

Input Pin	Tie-Off
SERDESIF_CORE_RESET_N	0
SERDESIF_PHY_RESET_N	0
APB_RSTN	0
EPCS_PWRDN[1:0]	11
EPCS_RSTN[1:0]	11
PERST_N	1
APB_CLK	1
CLK_BASE	1
FAB_REF_CLK	1
XAUI_FB_CLK	1
FAB_REF_CLK	1

SERDES_IF_2 ( Unused pin tie-off )

Input Pin	Tie-Off
SERDESIF_CORE_RESET_N	0
SERDESIF_PHY_RESET_N	0
APB_RSTN	0
EPCS_PWRDN[1:0]	11
EPCS_RSTN[1:0]	11
PERST_N	1
APB_CLK	1
CLK_BASE	1
FAB_REF_CLK	1
XAUI_FB_CLK	1
FAB_REF_CLK	1