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Macro Parameters
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Name                            : Adaptive_FIR_top_COREFFT_0_ram_smGen
Family                          : SmartFusion2
Output Format                   : VERILOG
Type                            : RAM
Write Block Enable              : Active High
Read Block Enable               : Active High
A_DOUT_EN                       : None
B_DOUT_EN                       : None
A_DOUT_SRST_N                   : None
B_DOUT_SRST_N                   : None
A_DOUT_ARST_N                   : None
B_DOUT_ARST_N                   : None
A_DOUT_CLK                      : None
B_DOUT_CLK                      : None
Reset Polarity                  : None
Read Clock                      : Rising
Write Clock                     : Rising
A_REN                           : None
B_REN                           : None
Write Depth                     : 128
Write Width                     : 32
Read Depth                      : 128
Read Width                      : 32
Portname DataIn                 : DI
Portname DataOut                : DO
Portname WClock                 : WCLOCK
Portname RClock                 : RCLOCK
Portname WAddress               : WADDR
Portname RAddress               : RADDR
Portname Clock                  : clk
Portname Reset                  : ARST
Portname DataAIn                : 
Portname DataBIn                : 
Portname DataAOut               : 
Portname DataBOut               : 
Portname AddressA               : 
Portname AddressB               : 
Portname CLKA                   : 
Portname CLKB                   : 
Portname RWA                    : 
Portname RWB                    : 
Portname BLKA                   : 
Portname BLKB                   : 
Portname A_DOUT_EN              : XYZ
Portname B_DOUT_EN              : DOUT_EN
Portname A_DOUT_SRST_N          : 
Portname B_DOUT_SRST_N          : 
Portname A_DOUT_ARST_N          : 
Portname B_DOUT_ARST_N          : 
Portname A_DOUT_CLK             : 
Portname B_DOUT_CLK             : 
Portname Write Enable           : WRB
Portname Read Enable            : RDB
Portname A_WBYTE_EN             : 
Portname B_WBYTE_EN             : 
Portname A_REN                  : 
Portname B_REN                  : 
LPM_HINT                        : 
Device                          : 15000
RAM Type                        : Two Port
Optimized for                   : Speed
Initialize RAM                  : False
Clocks                          : Independent Read and Write Clocks
Byte Enables                    : No
Read Pipeline A                 : No
Read Pipeline B                 : Yes
Write Mode A                    : Hold Data
Write Mode B                    : Hold Data
ECC Type                        : Disabled
SET Mitigation                  : Off
SII Lock                        : Off
Busy Flag                       : Disabled

Cascade Configuration: 
     Write Port configuration   : 512x36
     Read Port configuration    : 512x36
     Number of blocks depth wise: 1
     Number of blocks width wise: 1

Wrote Verilog netlist to D:/test/m2s_dg0441_starter_liberov11p8_sp1_df/SF2_Starter_Adaptive_FIR_filter_Demo_DF/DesignFiles/Adaptive_FIR_filter_Demo/component/work/Adaptive_FIR_top/COREFFT_0/rtl\in_place\vlog\core\Adaptive_FIR_top_COREFFT_0_ram_smGen.v.
