//--------------------------------------------------------------------
// Created by Microsemi SmartDesign Fri May 28 16:30:01 2021
// Parameters for COREFFT
//--------------------------------------------------------------------


parameter CFG_ARCH = 1;
parameter DATA_BITS = 18;
parameter FAMILY = 19;
parameter FFT_SIZE = 256;
parameter FPGA_FAMILY = 19;
parameter HDL_license = "U";
parameter INVERSE = 0;
parameter MEMBUF = 1;
parameter ORDER = 0;
parameter POINTS = 256;
parameter SCALE = 0;
parameter SCALE_EXP_ON = 0;
parameter SCALE_ON = 1;
parameter SCALE_SCH = 255;
parameter STAGE_1 = 1;
parameter STAGE_2 = 1;
parameter STAGE_3 = 1;
parameter STAGE_4 = 1;
parameter STAGE_5 = 1;
parameter STAGE_6 = 1;
parameter STAGE_7 = 1;
parameter STAGE_8 = 1;
parameter STAGE_9 = 1;
parameter STAGE_10 = 1;
parameter testbench = 1;
parameter TWID_BITS = 18;
parameter URAM_MAXDEPTH = 0;
parameter WIDTH = 16;
