# Exported: 2015-Aug-24 19:55:20
# Libero DDR Configurator GUI Version = 2.0 
# DDR Controller Type = DDR3
# Bus Width = 16-bits
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# Validation Status:  
# Target Device Manufacturer:  
# Target Device: M2S150T
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# User Comments: 
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DDRC_ADDR_MAP_COL_3_CR.REG_DDRC_ADDRMAP_COL_B5                                   	 0x3
DDRC_ADDR_MAP_ROW_1_CR.REG_DDRC_ADDRMAP_ROW_B12                                  	 0x8
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DDRC_CKE_RSTN_CYCLES_2_CR.REG_DDRC_PRE_CKE_X1024                                 	 0x0
DDRC_CKE_RSTN_CYCLES_2_CR.REG_DDRC_POST_CKE_X1024                                	 0x2
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DDRC_DRAM_BANK_TIMING_PARAM_CR.REG_DDRC_T_FAW                                    	 0xa
DDRC_DRAM_BANK_TIMING_PARAM_CR.REG_DDRC_T_RC                                     	 0x11
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DDRC_DRAM_RD_WR_PRE_CR.REG_DDRC_WR2PRE                                           	 0x11
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DDRC_DRAM_T_PD_CR.REG_DDRC_T_XP                                                  	 0x3
DDRC_DYN_DEBUG_CR.REG_DDRC_DIS_DQ                                                	 0x0
DDRC_DYN_POWERDOWN_CR.REG_DDRC_DEEPPOWERDOWN_EN                                  	 0x0
DDRC_DYN_POWERDOWN_CR.REG_DDRC_POWERDOWN_EN                                      	 0x1
DDRC_DYN_REFRESH_1_CR.REG_DDRC_REFRESH_TO_X32                                    	 0x1e
DDRC_DYN_REFRESH_1_CR.REG_DDRC_SELFREF_EN                                        	 0x0
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DDRC_DYN_SOFT_RESET_CR.AXIRESET                                                  	 0x0
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DDRC_ECC_DATA_MASK_CR.CO_WU_RXDATA_INT_ECC                                       	 0x0
DDRC_ECC_INT_CLR_REG.DDRC_ECC_INT_CLR_REG                                        	 0x0
DDRC_HPR_QUEUE_PARAM_1_CR.REG_DDRC_HPR_XACT_RUN_LENGTH                           	 0x8
DDRC_HPR_QUEUE_PARAM_1_CR.REG_DDRC_HPR_MIN_NON_CRITICAL                          	 0xf
DDRC_HPR_QUEUE_PARAM_1_CR.REG_DDRC_HPR_MAX_STARVE_X32                            	 0x1
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DDRC_INIT_1_CR.REG_DDRC_FINAL_WAIT_X32                                           	 0x0
DDRC_INIT_1_CR.REG_DDRC_PRE_OCD_X32                                              	 0x0
DDRC_INIT_EMR2_CR.REG_DDRC_EMR2                                                  	 0x0
DDRC_INIT_EMR3_CR.REG_DDRC_EMR3                                                  	 0x0
DDRC_INIT_EMR_CR.REG_DDRC_EMR                                                    	 0x0
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DDRC_LPR_QUEUE_PARAM_1_CR.REG_DDRC_LPR_MIN_NON_CRITICAL                          	 0xf
DDRC_LPR_QUEUE_PARAM_1_CR.REG_DDRC_LPR_MAX_STARVE_X32                            	 0x1
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DDRC_MODE_CR.REG_DDRC_SDRAM                                                      	 0x0
DDRC_MODE_CR.REG_DDRC_MOBILE                                                     	 0x0
DDRC_MODE_CR.REG_DDRC_DDR3                                                       	 0x1
DDRC_MODE_REG_DATA_CR.REG_DDRC_MR_DATA                                           	 0x0
DDRC_MODE_REG_RD_WR_CR.REG_DDRC_MR_TYPE                                          	 0x0
DDRC_MODE_REG_RD_WR_CR.REG_DDRC_MR_ADDR                                          	 0x0
DDRC_MODE_REG_RD_WR_CR.REG_DDRC_MR_WR                                            	 0x0
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DDRC_ODT_PARAM_1_CR.REG_DDRC_RANK0_WR_ODT                                        	 0x0
DDRC_ODT_PARAM_1_CR.REG_DDRC_WR_ODT_DELAY                                        	 0x1
DDRC_ODT_PARAM_1_CR.REG_DDRC_RD_ODT_DELAY                                        	 0x0
DDRC_ODT_PARAM_2_CR.REG_DDRC_WR_ODT_BLOCK                                        	 0x0
DDRC_ODT_PARAM_2_CR.REG_DDRC_WR_ODT_HOLD                                         	 0x0
DDRC_ODT_PARAM_2_CR.REG_DDRC_RD_ODT_HOLD                                         	 0x0
DDRC_PERF_PARAM_1_CR.REG_DDRC_LPR_NUM_ENTRIES                                    	 0x0
DDRC_PERF_PARAM_1_CR.REG_DDRC_PAGECLOSE                                          	 0x0
DDRC_PERF_PARAM_1_CR.REG_DDRC_RDWR_IDLE_GAP                                      	 0x0
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DDRC_PERF_PARAM_2_CR.REG_DDRC_PREFER_WRITE                                       	 0x0
DDRC_PERF_PARAM_2_CR.REG_DDRC_GO2CRITICAL_HYSTERESIS                             	 0x0
DDRC_PERF_PARAM_2_CR.REG_DDRC_BURST_MODE                                         	 0x0
DDRC_PERF_PARAM_2_CR.REG_DDRC_BURSTCHOP                                          	 0x0
DDRC_PERF_PARAM_3_CR.REG_DDRC_EN_2T_TIMING_MODE                                  	 0x0
DDRC_PERF_PARAM_3_CR.REG_DDRC_2T_DELAY                                           	 0x0
DDRC_PWR_SAVE_1_CR.REG_DDRC_CLOCK_STOP_EN                                        	 0x0
DDRC_PWR_SAVE_1_CR.REG_DDRC_POWERDOWN_TO_X32                                     	 0x3
DDRC_PWR_SAVE_1_CR.REG_DDRC_POST_SELFREF_GAP_X32                                 	 0x10
DDRC_PWR_SAVE_2_CR.REG_DDRC_PAD_PD                                               	 0x0
DDRC_PWR_SAVE_2_CR.REG_DDRC_DEEPPOWERDOWN_TO_X1024                               	 0x0
DDRC_PWR_SAVE_2_CR.REG_DDRC_DIS_PAD_PD                                           	 0x0
DDRC_WR_QUEUE_PARAM_CR.REG_DDRC_W_XACT_RUN_LENGTH                                	 0x0
DDRC_WR_QUEUE_PARAM_CR.REG_DDRC_W_MIN_NON_CRITICAL                               	 0x20
DDRC_ZQ_LONG_TIME_CR.REG_DDRC_T_ZQ_LONG_NOP                                      	 0x200
DDRC_ZQ_SHORT_INT_REFRESH_MARGIN_1_CR.REG_DDRC_REFRESH_MARGIN                    	 0x2
DDRC_ZQ_SHORT_INT_REFRESH_MARGIN_1_CR.REG_DDRC_T_ZQ_SHORT_INTERVAL_X1024         	 0x1
DDRC_ZQ_SHORT_INT_REFRESH_MARGIN_2_CR.REG_DDRC_T_ZQ_SHORT_INTERVAL_X1024         	 0x2
DDRC_ZQ_SHORT_TIME_CR.REG_DDRC_T_ZQ_SHORT_NOP                                    	 0x40
DDR_FIC_ERR_INT_ENABLE_CR.SYR_HPD_WR_ERR                                         	 0x0
DDR_FIC_ERR_INT_ENABLE_CR.SYR_SW_WR_ERR                                          	 0x0
DDR_FIC_HPD_SW_RW_EN_CR.DDR_FIC_M2_WEN                                           	 0x0
DDR_FIC_HPD_SW_RW_EN_CR.DDR_FIC_M2_REN                                           	 0x0
DDR_FIC_HPD_SW_RW_EN_CR.DDR_FIC_M1_WEN                                           	 0x0
DDR_FIC_HPD_SW_RW_EN_CR.DDR_FIC_M1_REN                                           	 0x0
DDR_FIC_HPD_SW_RW_INVAL_CR.DDR_FIC_invalid_M2                                    	 0x0
DDR_FIC_HPD_SW_RW_INVAL_CR.DDR_FIC_flshM2                                        	 0x0
DDR_FIC_HPD_SW_RW_INVAL_CR.DDR_FIC_invalid_M1                                    	 0x0
DDR_FIC_HPD_SW_RW_INVAL_CR.DDR_FIC_flshM1                                        	 0x0
DDR_FIC_LOCK_TIMEOUTVAL_1_CR.CFGR_LOCK_TIMEOUT_REG                               	 0x0
DDR_FIC_LOCK_TIMEOUTVAL_2_CR.CFGR_LOCK_TIMEOUT_REG                               	 0x0
DDR_FIC_LOCK_TIMEOUT_EN_CR.CFGR_LOCK_TIMEOUT_EN                                  	 0x0
DDR_FIC_NBRWB_SIZE_CR.DDR_FIC_NUBF_SZ                                            	 0x0
DDR_FIC_NBRWB_SIZE_CR.DDR_FIC_WCB_SZ                                             	 0x0
DDR_FIC_NB_ADDR_CR.DDR_FIC_NB_ADD                                                	 0x0
DDR_FIC_NUM_AHB_MASTERS_CR.CFG_NUM_AHB_MASTERS                                   	 0x0
DDR_FIC_SW_WR_ERCLR_CR.DDR_FIC_M1_WR_ERCLR                                       	 0x0
DDR_FIC_SW_WR_ERCLR_CR.DDR_FIC_M2_WR_ERCLR                                       	 0x0
DDR_FIC_SW_WR_ERCLR_CR.DDR_FIC_LTO_CLR                                           	 0x0
DDR_FIC_WB_TIMEOUT_CR.DDR_FIC_TIMER                                              	 0x0
PHY_BIST_TEST_SHIFT_PATTERN_1_CR.REG_PHY_BIST_SHIFT_DQ                           	 0x0
PHY_BIST_TEST_SHIFT_PATTERN_2_CR.REG_PHY_BIST_SHIFT_DQ                           	 0x0
PHY_BIST_TEST_SHIFT_PATTERN_3_CR.REG_PHY_BIST_SHIFT_DQ                           	 0x0
PHY_BOARD_LOOPBACK_CR.REG_PHY_BOARD_LPBK_RX                                      	 0x0
PHY_BOARD_LOOPBACK_CR.REG_PHY_BOARD_LPBK_TX                                      	 0x0
PHY_CTRL_SLAVE_DELAY_CR.REG_PHY_CTRL_SLAVE_DELAY                                 	 0x0
PHY_CTRL_SLAVE_FORCE_CR.REG_PHY_CTRL_SLAVE_FORCE                                 	 0x0
PHY_CTRL_SLAVE_RATIO_CR.REG_PHY_CTRL_SLAVE_RATIO                                 	 0x80
PHY_DATA_SLICE_IN_USE_CR.REG_PHY_DATA_SLICE_IN_USE                               	 0xf
PHY_DIS_CALIB_RST_CR.REG_PHY_DIS_CALIB_RST                                       	 0x0
PHY_DLL_LOCK_DIFF_CR.REG_PHY_DLL_LOCK_DIFF                                       	 0xb
PHY_DQ_OFFSET_1_CR.REG_PHY_DQ_OFFSET                                             	 0x0
PHY_DQ_OFFSET_2_CR.REG_PHY_DQ_OFFSET                                             	 0x0
PHY_DQ_OFFSET_3_CR.REG_PHY_DQ_OFFSET                                             	 0x0
PHY_DYN_BIST_TEST_CR.REG_PHY_BIST_FORCE_ERR                                      	 0x0
PHY_DYN_BIST_TEST_CR.REG_PHY_BIST_MODE                                           	 0x0
PHY_DYN_BIST_TEST_CR.REG_PHY_BIST_ENABLE                                         	 0x0
PHY_DYN_BIST_TEST_CR.REG_PHY_AT_SPD_ATPG                                         	 0x0
PHY_DYN_BIST_TEST_ERRCLR_1_CR.REG_PHY_BIST_ERR_CLR                               	 0x0
PHY_DYN_BIST_TEST_ERRCLR_2_CR.REG_PHY_BIST_ERR_CLR                               	 0x0
PHY_DYN_BIST_TEST_ERRCLR_3_CR.REG_PHY_BIST_ERR_CLR                               	 0x0
PHY_DYN_CONFIG_CR.REG_PHY_CMD_LATENCY                                            	 0x0
PHY_DYN_CONFIG_CR.REG_PHY_CLK_STALL_LEVEL                                        	 0x0
PHY_DYN_CONFIG_CR.REG_PHY_BL2                                                    	 0x0
PHY_DYN_CONFIG_CR.REG_PHY_LPDDR                                                  	 0x0
PHY_DYN_CONFIG_CR.REG_PHY_DIS_PHY_CTRL_RSTN                                      	 0x0
PHY_DYN_RESET_CR.PHY_RESET                                                       	 0x1
PHY_FIFO_WE_IN_DELAY_1_CR.REG_PHY_FIFO_WE_IN_DELAY                               	 0x0
PHY_FIFO_WE_IN_DELAY_2_CR.REG_PHY_FIFO_WE_IN_DELAY                               	 0x0
PHY_FIFO_WE_IN_DELAY_3_CR.REG_PHY_FIFO_WE_IN_DELAY                               	 0x0
PHY_FIFO_WE_IN_FORCE_CR.REG_PHY_FIFO_WE_IN_FORCE                                 	 0x0
PHY_FIFO_WE_SLAVE_RATIO_1_CR.REG_PHY_FIFO_WE_SLAVE_RATIO                         	 0x80
PHY_FIFO_WE_SLAVE_RATIO_2_CR.REG_PHY_FIFO_WE_SLAVE_RATIO                         	 0x2004
PHY_FIFO_WE_SLAVE_RATIO_3_CR.REG_PHY_FIFO_WE_SLAVE_RATIO                         	 0x100
PHY_FIFO_WE_SLAVE_RATIO_4_CR.REG_PHY_FIFO_WE_SLAVE_RATIO                         	 0x8
PHY_GATELVL_INIT_MODE_CR.REG_PHY_GATELVL_INIT_MODE                               	 0x0
PHY_GATELVL_INIT_RATIO_1_CR.REG_PHY_GATELVL_INIT_RATIO                           	 0x0
PHY_GATELVL_INIT_RATIO_2_CR.REG_PHY_GATELVL_INIT_RATIO                           	 0x0
PHY_GATELVL_INIT_RATIO_3_CR.REG_PHY_GATELVL_INIT_RATIO                           	 0x0
PHY_GATELVL_INIT_RATIO_4_CR.REG_PHY_GATELVL_INIT_RATIO                           	 0x0
PHY_INVERT_CLKOUT_CR.REG_PHY_INVERT_CLKOUT                                       	 0x0
PHY_LOCAL_ODT_CR.REG_PHY_RD_LOCAL_ODT                                            	 0x1
PHY_LOCAL_ODT_CR.REG_PHY_WR_LOCAL_ODT                                            	 0x0
PHY_LOCAL_ODT_CR.REG_PHY_IDLE_LOCAL_ODT                                          	 0x0
PHY_LOOPBACK_TEST_CR.REG_PHY_LOOPBACK                                            	 0x0
PHY_LVL_NUM_OF_DQ0_CR.REG_PHY_WRLVL_NUM_OF_DQ0                                   	 0x0
PHY_LVL_NUM_OF_DQ0_CR.REG_PHY_GATELVL_NUM_OF_DQ0                                 	 0x0
PHY_RDC_FIFO_RST_ERR_CNT_CLR_CR.REG_PHY_RDC_FIFO_RST_ERR_CNT_CLR                 	 0x0
PHY_RDC_WE_TO_RE_DELAY_CR.REG_PHY_RDC_WE_TO_RE_DELAY                             	 0x3
PHY_RD_DQS_SLAVE_DELAY_1_CR.REG_PHY_RD_DQS_SLAVE_DELAY                           	 0x0
PHY_RD_DQS_SLAVE_DELAY_2_CR.REG_PHY_RD_DQS_SLAVE_DELAY                           	 0x0
PHY_RD_DQS_SLAVE_DELAY_3_CR.REG_PHY_RD_DQS_SLAVE_DELAY                           	 0x0
PHY_RD_DQS_SLAVE_FORCE_CR.REG_PHY_RD_DQS_SLAVE_FORCE                             	 0x0
PHY_RD_DQS_SLAVE_RATIO_1_CR.REG_PHY_RD_DQS_SLAVE_RATIO                           	 0x4050
PHY_RD_DQS_SLAVE_RATIO_2_CR.REG_PHY_RD_DQS_SLAVE_RATIO                           	 0x501
PHY_RD_DQS_SLAVE_RATIO_3_CR.REG_PHY_RD_DQS_SLAVE_RATIO                           	 0x5014
PHY_RD_DQS_SLAVE_RATIO_4_CR.REG_PHY_RD_DQS_SLAVE_RATIO                           	 0x0
PHY_RD_WR_GATE_LVL_CR.REG_PHY_RDLVL_INC_MODE                                     	 0x0
PHY_RD_WR_GATE_LVL_CR.REG_PHY_WRLVL_INC_MODE                                     	 0x0
PHY_RD_WR_GATE_LVL_CR.REG_PHY_GATELVL_INC_MODE                                   	 0x0
PHY_USE_FIXED_RE_CR.REG_PHY_USE_FIXED_RE                                         	 0x1
PHY_USE_LVL_TRNG_LEVEL_CR.REG_PHY_USE_RD_DATA_EYE_LEVEL                          	 0x0
PHY_USE_LVL_TRNG_LEVEL_CR.REG_PHY_USE_RD_DQS_GATE_LEVEL                          	 0x0
PHY_USE_LVL_TRNG_LEVEL_CR.REG_PHY_USE_WR_LEVEL                                   	 0x0
PHY_USE_RANK0_DELAYS_CR.REG_PHY_USE_RANK0_DELAYS                                 	 0x1
PHY_WRLVL_INIT_MODE_CR.REG_PHY_WRLVL_INIT_MODE                                   	 0x0
PHY_WRLVL_INIT_RATIO_1_CR.REG_PHY_WRLVL_INIT_MODE                                	 0x0
PHY_WRLVL_INIT_RATIO_2_CR.REG_PHY_WRLVL_INIT_MODE                                	 0x0
PHY_WRLVL_INIT_RATIO_3_CR.REG_PHY_WRLVL_INIT_MODE                                	 0x0
PHY_WRLVL_INIT_RATIO_4_CR.REG_PHY_WRLVL_INIT_MODE                                	 0x0
PHY_WR_DATA_SLAVE_DELAY_1_CR.REG_PHY_WR_DATA_SLAVE_DELAY                         	 0x0
PHY_WR_DATA_SLAVE_DELAY_2_CR.REG_PHY_WR_DATA_SLAVE_DELAY                         	 0x0
PHY_WR_DATA_SLAVE_DELAY_3_CR.REG_PHY_WR_DATA_SLAVE_DELAY                         	 0x0
PHY_WR_DATA_SLAVE_FORCE_CR.REG_PHY_WR_DATA_SLAVE_FORCE                           	 0x0
PHY_WR_DATA_SLAVE_RATIO_1_CR.REG_PHY_WR_DATA_SLAVE_RATIO                         	 0x50
PHY_WR_DATA_SLAVE_RATIO_2_CR.REG_PHY_WR_DATA_SLAVE_RATIO                         	 0x501
PHY_WR_DATA_SLAVE_RATIO_3_CR.REG_PHY_WR_DATA_SLAVE_RATIO                         	 0x5010
PHY_WR_DATA_SLAVE_RATIO_4_CR.REG_PHY_WR_DATA_SLAVE_RATIO                         	 0x0
PHY_WR_DQS_SLAVE_DELAY_1_CR.REG_PHY_WR_DQS_SLAVE_DELAY                           	 0x0
PHY_WR_DQS_SLAVE_DELAY_2_CR.REG_PHY_WR_DQS_SLAVE_DELAY                           	 0x0
PHY_WR_DQS_SLAVE_DELAY_3_CR.REG_PHY_WR_DQS_SLAVE_DELAY                           	 0x0
PHY_WR_DQS_SLAVE_FORCE_CR.REG_PHY_WR_DQS_SLAVE_FORCE                             	 0x0
PHY_WR_DQS_SLAVE_RATIO_1_CR.REG_PHY_WR_DQS_SLAVE_RATIO                           	 0x0
PHY_WR_DQS_SLAVE_RATIO_2_CR.REG_PHY_WR_DQS_SLAVE_RATIO                           	 0x0
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PHY_WR_DQS_SLAVE_RATIO_4_CR.REG_PHY_WR_DQS_SLAVE_RATIO                           	 0x0
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