<?xml version="1.0" encoding="UTF-8" standalone="no" ?>
<?xml-stylesheet href="rptstyle.xsl" type="text/xsl" ?>
<doc>
<text>SmartTime Version 11.7.0.119</text>
<text>Microsemi Corporation - Microsemi Libero Software Release v11.7 (Version 11.7.0.119)
Date: Wed Mar 23 17:54:18 2016 </text>
<table>
<header>
</header>
<row>
 <cell>Design</cell>
 <cell>MDDR_TA_top</cell>
</row>
<row>
 <cell>Family</cell>
 <cell>SmartFusion2</cell>
</row>
<row>
 <cell>Die</cell>
 <cell>M2S150T</cell>
</row>
<row>
 <cell>Package</cell>
 <cell>1152 FC</cell>
</row>
<row>
 <cell>Temperature Range</cell>
 <cell>0 - 85 C</cell>
</row>
<row>
 <cell>Voltage Range</cell>
 <cell>1.14 - 1.26 V</cell>
</row>
<row>
 <cell>Speed Grade</cell>
 <cell>-1</cell>
</row>
<row>
 <cell>Design State</cell>
 <cell>Post-Layout</cell>
</row>
<row>
 <cell>Analysis Min Case</cell>
 <cell>BEST</cell>
</row>
<row>
 <cell>Analysis Max Case</cell>
 <cell>WORST</cell>
</row>
<row>
 <cell>Scenario for Timing Analysis</cell>
 <cell>Primary</cell>
</row>
</table>
<text></text>
<text></text>
<section>
<name>Coverage Summary</name>
<text></text>
<table>
<header>
 <cell>Type of check</cell>
 <cell>Met</cell>
 <cell>Violated</cell>
 <cell>Untested</cell>
 <cell>Total</cell>
</header>
<row>
 <cell>Setup</cell>
 <cell>      1366</cell>
 <cell>         0</cell>
 <cell>        45</cell>
 <cell>      1411</cell>
</row>
<row>
 <cell>Recovery</cell>
 <cell>        19</cell>
 <cell>         0</cell>
 <cell>       477</cell>
 <cell>       496</cell>
</row>
<row>
 <cell>Output Setup</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         5</cell>
 <cell>         5</cell>
</row>
<row>
 <cell>Total Setup</cell>
 <cell>      1385</cell>
 <cell>         0</cell>
 <cell>       527</cell>
 <cell>      1912</cell>
</row>
<separator/>
<row>
 <cell>Hold</cell>
 <cell>      1366</cell>
 <cell>         0</cell>
 <cell>        45</cell>
 <cell>      1411</cell>
</row>
<row>
 <cell>Removal</cell>
 <cell>        19</cell>
 <cell>         0</cell>
 <cell>       477</cell>
 <cell>       496</cell>
</row>
<row>
 <cell>Output Hold</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         5</cell>
 <cell>         5</cell>
</row>
<row>
 <cell>Total Hold</cell>
 <cell>      1385</cell>
 <cell>         0</cell>
 <cell>       527</cell>
 <cell>      1912</cell>
</row>
</table>
<section>
<name>Clock domain: </name>
<text>MDDR_TA_0/CCC_0/CCC_INST/INST_CCC_IP:GL0</text>
<text></text>
<table>
<header>
 <cell>Type of check</cell>
 <cell>Met</cell>
 <cell>Violated</cell>
 <cell>Untested</cell>
 <cell>Total</cell>
</header>
<row>
 <cell>Setup</cell>
 <cell>       304</cell>
 <cell>         0</cell>
 <cell>         7</cell>
 <cell>       311</cell>
</row>
<row>
 <cell>Recovery</cell>
 <cell>         1</cell>
 <cell>         0</cell>
 <cell>        89</cell>
 <cell>        90</cell>
</row>
<row>
 <cell>Output Setup</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         3</cell>
 <cell>         3</cell>
</row>
<row>
 <cell>Total Setup</cell>
 <cell>       305</cell>
 <cell>         0</cell>
 <cell>        99</cell>
 <cell>       404</cell>
</row>
<separator/>
<row>
 <cell>Hold</cell>
 <cell>       304</cell>
 <cell>         0</cell>
 <cell>         7</cell>
 <cell>       311</cell>
</row>
<row>
 <cell>Removal</cell>
 <cell>         1</cell>
 <cell>         0</cell>
 <cell>        89</cell>
 <cell>        90</cell>
</row>
<row>
 <cell>Output Hold</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         3</cell>
 <cell>         3</cell>
</row>
<row>
 <cell>Total Hold</cell>
 <cell>       305</cell>
 <cell>         0</cell>
 <cell>        99</cell>
 <cell>       404</cell>
</row>
</table>
<section>
<name>Enhancement Suggestions</name>
<text></text>
<text></text>
<text> - Max output delay constraint missing on  ports:</text>
<text>   </text>
<list>
 <item>MMUART_0_TXD</item>
 <item>read_start</item>
 <item>write_start</item>
</list>
<text></text>
<text> - Min output delay constraint missing on  ports:</text>
<text>   </text>
<list>
 <item>MMUART_0_TXD</item>
 <item>read_start</item>
 <item>write_start</item>
</list>
<text></text>
<text></text>
<text> - Setup not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/INIT_DONE_int:EN</item>
 <item>MDDR_TA_0/CORERESETP_0/MSS_HPMS_READY_int:D</item>
 <item>MDDR_TA_0/CORERESETP_0/POWER_ON_RESET_N_clk_base:D</item>
 <item>MDDR_TA_0/CORERESETP_0/ddr_settled_q1:D</item>
 <item>MDDR_TA_0/CORERESETP_0/release_sdif0_core_q1:D</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_clk_base:D</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[0]:D</item>
</list>
<text></text>
<text> - Recovery not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG1_DONE_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG1_DONE_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG2_DONE_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG2_DONE_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/FDDR_CORE_RESET_N_int:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/FIC_2_APB_M_PRESET_N_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/FIC_2_APB_M_PRESET_N_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/INIT_DONE_int:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/MSS_HPMS_READY_int:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/POWER_ON_RESET_N_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/POWER_ON_RESET_N_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/RESET_N_M2F_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/RESET_N_M2F_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/count_ddr_enable:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/ddr_settled_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/ddr_settled_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/mss_ready_select:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/mss_ready_state:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/release_sdif0_core_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/release_sdif0_core_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sdif3_spll_lock_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sdif3_spll_lock_q2:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[0]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[1]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[2]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[3]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[4]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[5]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[6]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[10]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[11]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[12]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[13]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[14]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[16]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[1]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[3]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[5]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[7]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[8]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[9]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt_ret:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt_ret_1:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt_ret_2:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/arbRegSMCurrentState_ret:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/default_slave_sm/defSlaveSMCurrentState:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/masterRegAddrSel:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/masterRegAddrSel_fast:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/masterRegAddrSel_rep1:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[10]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[11]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[12]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[13]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[14]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[15]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[16]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[17]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[18]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[19]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[20]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[21]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[22]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[23]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[24]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[25]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[26]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[27]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[29]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[2]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[30]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[3]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[4]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[5]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[6]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[7]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[8]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[9]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHTRANS:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHTRANS_fast:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHWRITE:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/masterDataInProg[0]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[0]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[13]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[1]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[5]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[9]:ALn</item>
 <item>MDDR_TA_0/MDDR_TA_MSS_0/MSS_ADLIB_INST/INST_MSS_120_IP:USER_MSS_RESET_N</item>
</list>
<text></text>
<text> - Hold not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/INIT_DONE_int:EN</item>
 <item>MDDR_TA_0/CORERESETP_0/MSS_HPMS_READY_int:D</item>
 <item>MDDR_TA_0/CORERESETP_0/POWER_ON_RESET_N_clk_base:D</item>
 <item>MDDR_TA_0/CORERESETP_0/ddr_settled_q1:D</item>
 <item>MDDR_TA_0/CORERESETP_0/release_sdif0_core_q1:D</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_clk_base:D</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[0]:D</item>
</list>
<text></text>
<text> - Removal not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG1_DONE_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG1_DONE_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG2_DONE_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/CONFIG2_DONE_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/FDDR_CORE_RESET_N_int:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/FIC_2_APB_M_PRESET_N_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/FIC_2_APB_M_PRESET_N_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/INIT_DONE_int:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/MSS_HPMS_READY_int:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/POWER_ON_RESET_N_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/POWER_ON_RESET_N_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/RESET_N_M2F_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/RESET_N_M2F_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/count_ddr_enable:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/ddr_settled_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/ddr_settled_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/mss_ready_select:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/mss_ready_state:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/release_sdif0_core_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/release_sdif0_core_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sdif3_spll_lock_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sdif3_spll_lock_q2:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_clk_base:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_q1:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[0]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[1]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[2]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[3]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[4]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[5]:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_state[6]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[10]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[11]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[12]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[13]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[14]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[16]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[1]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[3]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[5]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[7]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[8]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt[9]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt_ret:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt_ret_1:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/SDATASELInt_ret_2:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/arbRegSMCurrentState_ret:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/default_slave_sm/defSlaveSMCurrentState:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/masterRegAddrSel:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/masterRegAddrSel_fast:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/masterRegAddrSel_rep1:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[10]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[11]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[12]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[13]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[14]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[15]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[16]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[17]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[18]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[19]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[20]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[21]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[22]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[23]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[24]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[25]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[26]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[27]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[29]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[2]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[30]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[3]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[4]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[5]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[6]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[7]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[8]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHADDR[9]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHTRANS:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHTRANS_fast:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/masterstage_0/regHWRITE:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/masterDataInProg[0]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[0]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[13]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[1]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[5]:ALn</item>
 <item>MDDR_TA_0/CoreAHBLite_0/matrix4x16/slavestage_16/slave_arbiter/arbRegSMCurrentState[9]:ALn</item>
 <item>MDDR_TA_0/MDDR_TA_MSS_0/MSS_ADLIB_INST/INST_MSS_120_IP:USER_MSS_RESET_N</item>
</list>
<text></text>
</section>
</section>
<section>
<name>Clock domain: </name>
<text>MDDR_TA_0/CCC_0/CCC_INST/INST_CCC_IP:GL2</text>
<text></text>
<table>
<header>
 <cell>Type of check</cell>
 <cell>Met</cell>
 <cell>Violated</cell>
 <cell>Untested</cell>
 <cell>Total</cell>
</header>
<row>
 <cell>Setup</cell>
 <cell>       875</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>       875</cell>
</row>
<row>
 <cell>Recovery</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>       311</cell>
 <cell>       311</cell>
</row>
<row>
 <cell>Output Setup</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         2</cell>
 <cell>         2</cell>
</row>
<row>
 <cell>Total Setup</cell>
 <cell>       875</cell>
 <cell>         0</cell>
 <cell>       313</cell>
 <cell>      1188</cell>
</row>
<separator/>
<row>
 <cell>Hold</cell>
 <cell>       875</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>       875</cell>
</row>
<row>
 <cell>Removal</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>       311</cell>
 <cell>       311</cell>
</row>
<row>
 <cell>Output Hold</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         2</cell>
 <cell>         2</cell>
</row>
<row>
 <cell>Total Hold</cell>
 <cell>       875</cell>
 <cell>         0</cell>
 <cell>       313</cell>
 <cell>      1188</cell>
</row>
</table>
<section>
<name>Enhancement Suggestions</name>
<text></text>
<text></text>
<text> - Max output delay constraint missing on  ports:</text>
<text>   </text>
<list>
 <item>read_start</item>
 <item>write_start</item>
</list>
<text></text>
<text> - Min output delay constraint missing on  ports:</text>
<text>   </text>
<list>
 <item>read_start</item>
 <item>write_start</item>
</list>
<text></text>
<text></text>
<text> - Recovery not checked for the following pins(first one hundred):</text>
<text>   </text>
<list>
 <item>AHB_IF_0/AHB_BUSY:ALn</item>
 <item>AHB_IF_0/HADDR[28]:ALn</item>
 <item>AHB_IF_0/HADDR[30]:ALn</item>
 <item>AHB_IF_0/HADDR[31]:ALn</item>
 <item>AHB_IF_0/HADDR_ret:ALn</item>
 <item>AHB_IF_0/HADDR_ret_0:ALn</item>
 <item>AHB_IF_0/HADDR_ret_12:ALn</item>
 <item>AHB_IF_0/HADDR_ret_15:ALn</item>
 <item>AHB_IF_0/HADDR_ret_18:ALn</item>
 <item>AHB_IF_0/HADDR_ret_21:ALn</item>
 <item>AHB_IF_0/HADDR_ret_24:ALn</item>
 <item>AHB_IF_0/HADDR_ret_27:ALn</item>
 <item>AHB_IF_0/HADDR_ret_30:ALn</item>
 <item>AHB_IF_0/HADDR_ret_33:ALn</item>
 <item>AHB_IF_0/HADDR_ret_34:ALn</item>
 <item>AHB_IF_0/HADDR_ret_35:ALn</item>
 <item>AHB_IF_0/HADDR_ret_36:ALn</item>
 <item>AHB_IF_0/HADDR_ret_39:ALn</item>
 <item>AHB_IF_0/HADDR_ret_3:ALn</item>
 <item>AHB_IF_0/HADDR_ret_40:ALn</item>
 <item>AHB_IF_0/HADDR_ret_43:ALn</item>
 <item>AHB_IF_0/HADDR_ret_44:ALn</item>
 <item>AHB_IF_0/HADDR_ret_47:ALn</item>
 <item>AHB_IF_0/HADDR_ret_48:ALn</item>
 <item>AHB_IF_0/HADDR_ret_51:ALn</item>
 <item>AHB_IF_0/HADDR_ret_52:ALn</item>
 <item>AHB_IF_0/HADDR_ret_55:ALn</item>
 <item>AHB_IF_0/HADDR_ret_56:ALn</item>
 <item>AHB_IF_0/HADDR_ret_59:ALn</item>
 <item>AHB_IF_0/HADDR_ret_60:ALn</item>
 <item>AHB_IF_0/HADDR_ret_63:ALn</item>
 <item>AHB_IF_0/HADDR_ret_64:ALn</item>
 <item>AHB_IF_0/HADDR_ret_67:ALn</item>
 <item>AHB_IF_0/HADDR_ret_68:ALn</item>
 <item>AHB_IF_0/HADDR_ret_69:ALn</item>
 <item>AHB_IF_0/HADDR_ret_6:ALn</item>
 <item>AHB_IF_0/HADDR_ret_70:ALn</item>
 <item>AHB_IF_0/HADDR_ret_71:ALn</item>
 <item>AHB_IF_0/HADDR_ret_72:ALn</item>
 <item>AHB_IF_0/HADDR_ret_75:ALn</item>
 <item>AHB_IF_0/HADDR_ret_76:ALn</item>
 <item>AHB_IF_0/HADDR_ret_79:ALn</item>
 <item>AHB_IF_0/HADDR_ret_80:ALn</item>
 <item>AHB_IF_0/HADDR_ret_83:ALn</item>
 <item>AHB_IF_0/HADDR_ret_84:ALn</item>
 <item>AHB_IF_0/HADDR_ret_87:ALn</item>
 <item>AHB_IF_0/HADDR_ret_88:ALn</item>
 <item>AHB_IF_0/HADDR_ret_91:ALn</item>
 <item>AHB_IF_0/HADDR_ret_92:ALn</item>
 <item>AHB_IF_0/HADDR_ret_93:ALn</item>
 <item>AHB_IF_0/HADDR_ret_94:ALn</item>
 <item>AHB_IF_0/HADDR_ret_95:ALn</item>
 <item>AHB_IF_0/HADDR_ret_9:ALn</item>
 <item>AHB_IF_0/HTRANS_1[1]:ALn</item>
 <item>AHB_IF_0/HTRANS_1_fast[1]:ALn</item>
 <item>AHB_IF_0/HWDATA[0]:ALn</item>
 <item>AHB_IF_0/HWDATA[10]:ALn</item>
 <item>AHB_IF_0/HWDATA[11]:ALn</item>
 <item>AHB_IF_0/HWDATA[12]:ALn</item>
 <item>AHB_IF_0/HWDATA[13]:ALn</item>
 <item>AHB_IF_0/HWDATA[1]:ALn</item>
 <item>AHB_IF_0/HWDATA[2]:ALn</item>
 <item>AHB_IF_0/HWDATA[3]:ALn</item>
 <item>AHB_IF_0/HWDATA[4]:ALn</item>
 <item>AHB_IF_0/HWDATA[5]:ALn</item>
 <item>AHB_IF_0/HWDATA[6]:ALn</item>
 <item>AHB_IF_0/HWDATA[7]:ALn</item>
 <item>AHB_IF_0/HWDATA[8]:ALn</item>
 <item>AHB_IF_0/HWDATA[9]:ALn</item>
 <item>AHB_IF_0/HWRITE:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[0]:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[1]:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[2]:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[3]:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_10:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_11:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_12:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_13:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_14:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_15:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_16:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_17:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_18:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_19:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_1:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_20:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_21:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_22:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_23:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_24:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_25:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_26:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_27:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_28:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_29:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_2:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_30:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_31:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_32:ALn</item>
</list>
<text></text>
<text> - Removal not checked for the following pins(first one hundred):</text>
<text>   </text>
<list>
 <item>AHB_IF_0/AHB_BUSY:ALn</item>
 <item>AHB_IF_0/HADDR[28]:ALn</item>
 <item>AHB_IF_0/HADDR[30]:ALn</item>
 <item>AHB_IF_0/HADDR[31]:ALn</item>
 <item>AHB_IF_0/HADDR_ret:ALn</item>
 <item>AHB_IF_0/HADDR_ret_0:ALn</item>
 <item>AHB_IF_0/HADDR_ret_12:ALn</item>
 <item>AHB_IF_0/HADDR_ret_15:ALn</item>
 <item>AHB_IF_0/HADDR_ret_18:ALn</item>
 <item>AHB_IF_0/HADDR_ret_21:ALn</item>
 <item>AHB_IF_0/HADDR_ret_24:ALn</item>
 <item>AHB_IF_0/HADDR_ret_27:ALn</item>
 <item>AHB_IF_0/HADDR_ret_30:ALn</item>
 <item>AHB_IF_0/HADDR_ret_33:ALn</item>
 <item>AHB_IF_0/HADDR_ret_34:ALn</item>
 <item>AHB_IF_0/HADDR_ret_35:ALn</item>
 <item>AHB_IF_0/HADDR_ret_36:ALn</item>
 <item>AHB_IF_0/HADDR_ret_39:ALn</item>
 <item>AHB_IF_0/HADDR_ret_3:ALn</item>
 <item>AHB_IF_0/HADDR_ret_40:ALn</item>
 <item>AHB_IF_0/HADDR_ret_43:ALn</item>
 <item>AHB_IF_0/HADDR_ret_44:ALn</item>
 <item>AHB_IF_0/HADDR_ret_47:ALn</item>
 <item>AHB_IF_0/HADDR_ret_48:ALn</item>
 <item>AHB_IF_0/HADDR_ret_51:ALn</item>
 <item>AHB_IF_0/HADDR_ret_52:ALn</item>
 <item>AHB_IF_0/HADDR_ret_55:ALn</item>
 <item>AHB_IF_0/HADDR_ret_56:ALn</item>
 <item>AHB_IF_0/HADDR_ret_59:ALn</item>
 <item>AHB_IF_0/HADDR_ret_60:ALn</item>
 <item>AHB_IF_0/HADDR_ret_63:ALn</item>
 <item>AHB_IF_0/HADDR_ret_64:ALn</item>
 <item>AHB_IF_0/HADDR_ret_67:ALn</item>
 <item>AHB_IF_0/HADDR_ret_68:ALn</item>
 <item>AHB_IF_0/HADDR_ret_69:ALn</item>
 <item>AHB_IF_0/HADDR_ret_6:ALn</item>
 <item>AHB_IF_0/HADDR_ret_70:ALn</item>
 <item>AHB_IF_0/HADDR_ret_71:ALn</item>
 <item>AHB_IF_0/HADDR_ret_72:ALn</item>
 <item>AHB_IF_0/HADDR_ret_75:ALn</item>
 <item>AHB_IF_0/HADDR_ret_76:ALn</item>
 <item>AHB_IF_0/HADDR_ret_79:ALn</item>
 <item>AHB_IF_0/HADDR_ret_80:ALn</item>
 <item>AHB_IF_0/HADDR_ret_83:ALn</item>
 <item>AHB_IF_0/HADDR_ret_84:ALn</item>
 <item>AHB_IF_0/HADDR_ret_87:ALn</item>
 <item>AHB_IF_0/HADDR_ret_88:ALn</item>
 <item>AHB_IF_0/HADDR_ret_91:ALn</item>
 <item>AHB_IF_0/HADDR_ret_92:ALn</item>
 <item>AHB_IF_0/HADDR_ret_93:ALn</item>
 <item>AHB_IF_0/HADDR_ret_94:ALn</item>
 <item>AHB_IF_0/HADDR_ret_95:ALn</item>
 <item>AHB_IF_0/HADDR_ret_9:ALn</item>
 <item>AHB_IF_0/HTRANS_1[1]:ALn</item>
 <item>AHB_IF_0/HTRANS_1_fast[1]:ALn</item>
 <item>AHB_IF_0/HWDATA[0]:ALn</item>
 <item>AHB_IF_0/HWDATA[10]:ALn</item>
 <item>AHB_IF_0/HWDATA[11]:ALn</item>
 <item>AHB_IF_0/HWDATA[12]:ALn</item>
 <item>AHB_IF_0/HWDATA[13]:ALn</item>
 <item>AHB_IF_0/HWDATA[1]:ALn</item>
 <item>AHB_IF_0/HWDATA[2]:ALn</item>
 <item>AHB_IF_0/HWDATA[3]:ALn</item>
 <item>AHB_IF_0/HWDATA[4]:ALn</item>
 <item>AHB_IF_0/HWDATA[5]:ALn</item>
 <item>AHB_IF_0/HWDATA[6]:ALn</item>
 <item>AHB_IF_0/HWDATA[7]:ALn</item>
 <item>AHB_IF_0/HWDATA[8]:ALn</item>
 <item>AHB_IF_0/HWDATA[9]:ALn</item>
 <item>AHB_IF_0/HWRITE:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[0]:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[1]:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[2]:ALn</item>
 <item>AHB_IF_0/ahb_fsm_current_state[3]:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_10:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_11:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_12:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_13:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_14:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_15:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_16:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_17:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_18:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_19:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_1:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_20:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_21:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_22:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_23:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_24:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_25:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_26:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_27:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_28:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_29:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_2:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_30:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_31:ALn</item>
 <item>AXI_IF_0/AHB_ADDR_ret_32:ALn</item>
</list>
<text></text>
</section>
</section>
<section>
<name>Clock domain: </name>
<text>MDDR_TA_0/FABOSC_0/I_RCOSC_25_50MHZ:CLKOUT</text>
<text></text>
<table>
<header>
 <cell>Type of check</cell>
 <cell>Met</cell>
 <cell>Violated</cell>
 <cell>Untested</cell>
 <cell>Total</cell>
</header>
<row>
 <cell>Setup</cell>
 <cell>        30</cell>
 <cell>         0</cell>
 <cell>         2</cell>
 <cell>        32</cell>
</row>
<row>
 <cell>Recovery</cell>
 <cell>        18</cell>
 <cell>         0</cell>
 <cell>         2</cell>
 <cell>        20</cell>
</row>
<row>
 <cell>Output Setup</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
</row>
<row>
 <cell>Total Setup</cell>
 <cell>        48</cell>
 <cell>         0</cell>
 <cell>         4</cell>
 <cell>        52</cell>
</row>
<separator/>
<row>
 <cell>Hold</cell>
 <cell>        30</cell>
 <cell>         0</cell>
 <cell>         2</cell>
 <cell>        32</cell>
</row>
<row>
 <cell>Removal</cell>
 <cell>        18</cell>
 <cell>         0</cell>
 <cell>         2</cell>
 <cell>        20</cell>
</row>
<row>
 <cell>Output Hold</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
</row>
<row>
 <cell>Total Hold</cell>
 <cell>        48</cell>
 <cell>         0</cell>
 <cell>         4</cell>
 <cell>        52</cell>
</row>
</table>
<section>
<name>Enhancement Suggestions</name>
<text></text>
<text></text>
<text></text>
<text> - Setup not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/count_ddr_enable_q1:D</item>
 <item>MDDR_TA_0/CORERESETP_0/sdif0_areset_n_rcosc:D</item>
</list>
<text></text>
<text> - Recovery not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/sdif0_areset_n_rcosc:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_rcosc_q1:ALn</item>
</list>
<text></text>
<text> - Hold not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/count_ddr_enable_q1:D</item>
 <item>MDDR_TA_0/CORERESETP_0/sdif0_areset_n_rcosc:D</item>
</list>
<text></text>
<text> - Removal not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORERESETP_0/sdif0_areset_n_rcosc:ALn</item>
 <item>MDDR_TA_0/CORERESETP_0/sm0_areset_n_rcosc_q1:ALn</item>
</list>
<text></text>
</section>
</section>
<section>
<name>Clock domain: </name>
<text>FIC2_APB_CLK</text>
<text></text>
<table>
<header>
 <cell>Type of check</cell>
 <cell>Met</cell>
 <cell>Violated</cell>
 <cell>Untested</cell>
 <cell>Total</cell>
</header>
<row>
 <cell>Setup</cell>
 <cell>       157</cell>
 <cell>         0</cell>
 <cell>        36</cell>
 <cell>       193</cell>
</row>
<row>
 <cell>Recovery</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>        75</cell>
 <cell>        75</cell>
</row>
<row>
 <cell>Output Setup</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
</row>
<row>
 <cell>Total Setup</cell>
 <cell>       157</cell>
 <cell>         0</cell>
 <cell>       111</cell>
 <cell>       268</cell>
</row>
<separator/>
<row>
 <cell>Hold</cell>
 <cell>       157</cell>
 <cell>         0</cell>
 <cell>        36</cell>
 <cell>       193</cell>
</row>
<row>
 <cell>Removal</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>        75</cell>
 <cell>        75</cell>
</row>
<row>
 <cell>Output Hold</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
</row>
<row>
 <cell>Total Hold</cell>
 <cell>       157</cell>
 <cell>         0</cell>
 <cell>       111</cell>
 <cell>       268</cell>
</row>
</table>
<section>
<name>Enhancement Suggestions</name>
<text></text>
<text></text>
<text></text>
<text> - Setup not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q1:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q2:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[0]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[0]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[10]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[10]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[11]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[11]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[12]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[12]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[13]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[13]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[14]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[14]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[15]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[15]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[16]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[16]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[1]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[1]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[2]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[2]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[3]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[3]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[4]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[4]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[5]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[5]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[6]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[6]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[7]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[7]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[8]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[8]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[9]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[9]:EN</item>
</list>
<text></text>
<text> - Recovery not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[11]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[14]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[16]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[17]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PREADY:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PSLVERR:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q1:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q2:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/MDDR_PENABLE:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/control_reg_1[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/control_reg_1[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[16]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/psel:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[11]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[14]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwrite:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[11]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[14]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[16]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/state[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/state[1]:ALn</item>
</list>
<text></text>
<text> - Hold not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q1:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q2:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[0]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[0]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[10]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[10]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[11]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[11]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[12]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[12]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[13]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[13]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[14]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[14]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[15]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[15]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[16]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[16]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[1]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[1]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[2]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[2]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[3]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[3]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[4]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[4]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[5]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[5]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[6]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[6]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[7]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[7]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[8]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[8]:EN</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[9]:D</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[9]:EN</item>
</list>
<text></text>
<text> - Removal not checked for the following pins:</text>
<text>   </text>
<list>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[11]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[14]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[16]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[17]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PRDATA[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PREADY:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/FIC_2_APB_M_PSLVERR:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q1:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/INIT_DONE_q2:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/MDDR_PENABLE:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/control_reg_1[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/control_reg_1[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[16]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/paddr[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/psel:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[11]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[14]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwdata[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/pwrite:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[10]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[11]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[12]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[13]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[14]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[15]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[16]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[1]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[2]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[3]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[4]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[5]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[6]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[7]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[8]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/soft_reset_reg[9]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/state[0]:ALn</item>
 <item>MDDR_TA_0/CORECONFIGP_0/state[1]:ALn</item>
</list>
<text></text>
</section>
</section>
<section>
<name>Input to Output</name>
<table>
<header>
 <cell>Type of check</cell>
 <cell>Met</cell>
 <cell>Violated</cell>
 <cell>Untested</cell>
 <cell>Total</cell>
</header>
<row>
 <cell>Output Setup</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
</row>
<separator/>
<row>
 <cell>Output Hold</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
 <cell>         0</cell>
</row>
</table>
</section>
</section>
</doc>
