<?xml version="1.0" encoding="UTF-8"?>
<component>
<vendor>Actel</vendor>
<library>DirectCore</library>
<name>CoreUARTapb</name>
<version>1.2</version>
<views>
<view>
<name>HDL</name>
<fileSetRef>HDL_FILESET</fileSetRef>
</view>
<view>
<name>Simulation</name>
<fileSetRef>ANY_SIMULATION_FILESET</fileSetRef>
</view>
</views>
<fileSets>
<fileSet fileSetId="ANY_SIMULATION_FILESET">
<file>

<name>bfm/CoreUARTapb_scriptlet.bfm</name>

<fileType>unknown</fileType>

</file>

</fileSet>
<fileSet fileSetId="HDL_FILESET">
<file>

<name>rtl/verilog/o/CoreUARTapb.v</name>

<fileType>verilogSource</fileType>

</file>

<file>

<name>rtl/verilog/o/Clock_gen.v</name>

<fileType>verilogSource</fileType>

</file>

<file>

<name>rtl/verilog/o/fifo_256x8.v</name>

<fileType>verilogSource</fileType>

</file>

<file>

<name>rtl/verilog/o/Rx_async.v</name>

<fileType>verilogSource</fileType>

</file>

<file>

<name>rtl/verilog/o/Rx_sync.v</name>

<fileType>verilogSource</fileType>

</file>

<file>

<name>rtl/verilog/o/Tx_async.v</name>

<fileType>verilogSource</fileType>

</file>

<file>

<name>rtl/verilog/o/Tx_sync.v</name>

<fileType>verilogSource</fileType>

</file>

<file>

<name>rtl/verilog/o/UART.v</name>

<fileType>verilogSource</fileType>

</file>

</fileSet>
</fileSets>
<vendorExtension>
<type>CC_INTERNAL</type>
<fileSetRulesParameters>
<fileSetRuleParameter name="HDL_license">O</fileSetRuleParameter>
<fileSetRuleParameter name="deviceFamily">Fusion</fileSetRuleParameter>
</fileSetRulesParameters>
</vendorExtension>
</component>
